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叮叮当当那篇帖子感觉也没讲太清楚，您的那篇讲双向口的部分很少，也没看懂。我现在的理解是，是否应该把方向控制信号oe定义为输出，testbench中，DD的激励由oe的输出响应来产生。
先将双向口的描述用verlog再写下：
  assign DD = oe? ddo : 16’bz;
  assign ddi = DD; 
testbench是否可以这样描述：
`timescale 1ns / 1ps
initial
 begin
    #100;
  if （oe）   // oe为1时是向双向口写数据，在底层时可编辑ddo波形，
                      //在顶层ddo为内部信号，此时直接给DD赋值
   DD=16'd1;
  #200;
 if （oe）
   DD=16'd5;
 end
......
verlog刚学，请指教。我现在还在用vhdl，版主可用verlog指点，我基本能看懂，再自己翻译成VHDL，谢谢！