在FPGA开发中，经常性会遇到整个系统不止一个时钟，如果需要在两个时钟间交互，则需要时钟切换操作，通常可以分为控制信号和数据信号的跨时钟域处理。

(1)控制信号：此种信号一般只有1bit，可以在接收端加入双触发结构，即使用两个触发器去采集这个控制信号，即使第一个触发器端采集发生了亚稳态，第二个触发器则应该能避免亚稳态；但是此种结构适用于慢时钟域到快时钟域的切换，如果做快时钟域到慢时钟域的切换，则需要加入前提条件，从快时钟域出来的控制信号的有效宽度应为 2倍的慢时钟周期，这样可以避免控制信号被漏采的问题。

(2)数据信号：此种信号往往不止1bit，如果同样采用双触发器结构，则可能会造成信号的不同步，通常对数据信号采用握手协议或者FIFO作为时钟切换的方法。由于采用握手协议数据的吞吐率较低，FIFO是现在最常用的方法。