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Cyclone3 I/O逻辑电平兼容问题
2楼
谢谢！请问您说的慢速是多慢呢？另外，我的DDR的DQ、DQS是随意连接的，并没有连接到FPGA的专用存储器接口上，不知道这样的话会造成什么样的影响呢？
3楼
嗯，好的。是不是我就可以理解成，FPGA上所谓的DQ、DQS专用管脚，也不过是多加了几个寄存器，在输入信号的时序上做了一些调整，这样用户就省去了自己计算建立保持时间的麻烦。但是如果随意连接这些管脚，只要我们查看下DDR的手册，在设计的时候考虑到DDR建立保持的时间，就可以避免出现问题。
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