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嗯，我以前只用过单片机，感觉并行执行的verilog差别很大！

今天看了按键程序：

源程序是这样的：

module key_debounce(sys_clk          ,
                    sys_rstn         ,
                    key_in           ,
                    led_out
                    );
//输入/输出信号
input               sys_clk          ;
input               sys_rstn         ;
input               key_in           ;
output              led_out          ;
//寄存器定义
reg                 led_out          ;
reg      [19:0]     delay_cnt        ;
wire                key_scan         ;
wire                key_low          ;
reg                 key_samp         ;
reg                 key_samp_r       ;
reg                 key_rst          ;
reg                 key_rst_r        ;
//逻辑部分  
always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_samp<=1'b1;
        else
            key_samp<=key_in;
    end
always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_samp_r<=1'b1;
        else
            key_samp_r<=key_samp;
    end
assign key_scan=key_samp_r&(~key_samp);
//延时部分
always@(posedge sys_clk or negedge sys_rstn)
    begin
        if(!sys_rstn)
            delay_cnt<=20'h0;
        else if(key_scan)
            delay_cnt<=20'h0;
        else
            delay_cnt<=delay_cnt+1'b1;
    end
always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_rst<=1'b1;
        else if(delay_cnt==20'hfffff)
            key_rst<=key_in;
    end
always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_rst_r<=1'b1;
        else
            key_rst_r<=key_rst;
    end
assign key_low=key_rst_r&(~key_rst);
//按键控制LED翻转输出
always@(posedge sys_clk or negedge sys_rstn)
    begin
        if(!sys_rstn)
            led_out<=1'b1;
        else if(key_low)
            led_out<=~led_out;
        else
            led_out<=led_out;
    end
endmodule
不过我分析了一下，好像这个程序没有延时消抖的功能吧，key_scan只是起到了一个清零的作用，其实寄存器记满了本来就会清零的啊，所以中间有段程序完全是浪费啊！

所以改成这样：

module key_debounce(input sys_clk,input sys_rstn,input key_in,output reg led_out);

reg      [19:0]     delay_cnt     ;
wire                temp             ;
reg                 key_rst          ;
reg                 key_rst_r       ;

always@(posedge sys_clk or negedge sys_rstn)
    begin
        if(!sys_rstn)
            delay_cnt<=20'h0;
        else
            delay_cnt<=delay_cnt+1'b1;
    end

assign temp=key_rst;    
always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_rst<=1'b1;
        else if(delay_cnt==20'hfffff)
            key_rst<=key_in;
    end

always@(posedge sys_clk or negedge sys_rstn)        
    begin
        if(!sys_rstn)
            key_rst_r<=1'b1;
        else
            key_rst_r<=temp;
    end
assign key_low=key_rst_r&(~key_rst);

always@(posedge sys_clk or negedge sys_rstn)
    begin
        if(!sys_rstn)
            led_out<=1'b1;
        else if(key_low)
            led_out<=~led_out;
        else
            led_out<=led_out;
    end
endmodule
功能实现是一样的，不过只是个人见解！如有错误请指正！

忙活了一早上，终于把那个所谓的key——piano调试成功那个了，因为当初发货的蜂鸣器封装不合适，就胡乱试了一个，结果悲催的用了有源蜂鸣器，所以调试程序的时候总是乱响一气，怒了啊！最后在群里请教了几个老师，终于改好了，在此感谢@6-shark1234567，@293-jsyzgaochao，真是大好人！废话少说，分享自己的程序（修改的版主的）：

module key_piano(input sys_clk,input sys_rstn,input [7:0] key_in,output reg beep);                 

reg     [15:0]  delay_cnt   ;
reg     [15:0]  delay_end   ;

always@(posedge sys_clk or negedge sys_rstn)    
begin
    if(!sys_rstn)
        begin
            delay_cnt<=16'd0;
            beep<=1;
        end
    else if((key_in & 8'b01111111) != 8'b01111111)
        begin
            if((delay_cnt == delay_end)&(!(delay_end == 16'hffff)))
                begin
                    delay_cnt<=16'd0;
                    beep<=~beep;
                end
            else
                begin
                    delay_cnt<=delay_cnt+1'b1;
                end
        end
    else beep<=1;
end

always@(key_in)
begin
    case(key_in)                            
        8'b11111110:delay_end = 16'd47774; //����1�ķ�Ƶϵ��ֵ
        8'b11111101:delay_end = 16'd42568; //����2�ķ�Ƶϵ��ֵ
        8'b11111011:delay_end = 16'd37919; //����3�ķ�Ƶϵ��ֵ
        8'b11110111:delay_end = 16'd35791; //����4�ķ�Ƶϵ��ֵ
        8'b11101111:delay_end = 16'd31888; //����5�ķ�Ƶϵ��ֵ
        8'b11011111:delay_end = 16'd28409; //����6�ķ�Ƶϵ��ֵ
        8'b10111111:delay_end = 16'd25309; //����7�ķ�Ƶϵ��ֵ
        8'b01111110:delay_end = 16'd23912; //����1�ķ�Ƶϵ��ֵ
        8'b01111101:delay_end = 16'd21282; //����2�ķ�Ƶϵ��ֵ
        8'b01111011:delay_end = 16'd18961; //����3�ķ�Ƶϵ��ֵ
        8'b01110111:delay_end = 16'd17897; //����4�ķ�Ƶϵ��ֵ
        8'b01101111:delay_end = 16'd15944; //����5�ķ�Ƶϵ��ֵ
        8'b01011111:delay_end = 16'd14205; //����6�ķ�Ƶϵ��ֵ
        8'b00111111:delay_end = 16'd12655; //����7�ķ�Ƶϵ��ֵ
        default:delay_end = 16'd65535;
    endcase
end
endmodule

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最近致力于FPGA的学习，可是资料总是那么厚，看着看着就不想看了，找到一些短篇的，分享给大家！唉，都怪自己没毅力！

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