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Cadence Encounter数字IC设计平台用于160万门的SoC设计，并实现了自动化的倒装片设计流程 Cadence设计系统有限公司近日宣布，世界领先的ASIC设计代工厂商VeriSilicon Holdings Co., Ltd.公司通过采用基于Cadence® Encounter®数字IC设计平台的自动化倒装片设计流程，实现了一个复杂、高速SoC倒装片的成功出带。这是VeriSilicon公司首次实现SoC的成功流片，并已投入量产。 借助SoC Encounter，VeriSilicon公司有效地降低了芯片的裸片尺寸，提高了性能，实现了时序优化，并取得了更好的电源集成度。这些优点为倒装片设计带来了很多好处，如在这个160万门的SoC设计中，共集成了6个频率为250 MHz的主时钟，而裸片尺寸仅为8.4x8.4mm2 。该芯片采用SMIC 0.15um LV（低压）1P7M制造工艺， BGA729 倒装片封装。 “作为一家ASIC设计代工厂商，VeriSilicon公司一直致力于改善设计流程以更好地服务客户。倒装片SoC设计实现的最大问题是自动化的倒装片设计流程，如自动化的金属凸点分配和再分布线（RDL），” VeriSilicon公司设计方法学副总裁李念峰说，“Cadence SoC Encounter系统在我们的专用IO和VeriSilicon标准设计平台（SDP）上运行良好，它的先进功能有效地加速了我们的倒装片设计流程。” Cadence SoC Encounter系统能够根据金属凸点的位置和分配来优化IO焊盘，或者根据焊盘的位置重新分配金属凸点，以及根据用户指定的约束和使用不同的布线宽度来实现自动化的再分布线。该系统还能自动将电源单元与金属凸点连接起来，并通过验证指令和自动化金属凸点布局来实现验证。Encounter QRC用于具有制造意识的寄生抽取，VoltageStorm®则用于电源分析。 “我们非常高兴VeriSilicon公司能够选择Cadence Encounter设计流程用于这个倒装片SoC的设计开发，” Cadence公司企业副总裁戴伟进说，“自动化的金属凸点分配和再分布线有效地缩短了整体设计时间，并极大地改善了设计的硅片质量（QoS）。Encounter集成化设计流程是缩短产品上市时间的重要因素。”