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循环的verilog实现方式

叮叮当当
工程师
2007-04-25 01:21:44     打赏
Verilog循环方式
verilog有四中循环方式
分别是 forever,repeat while for
initial
begin
clk = 0;
wait(reset == 1'b1)
forever #25 clk = ~clk;
end
其中wait 为电平控制，与posedge 和negedge不一样的是，他们是触发控制
if (reset = 1'b0)
repeat(10)
begin
temp = data[15];
data = {data<<1,temp};
end
location = 0;
if(data[0] == 0)
location = 32;
else
while(data[0] == 0)
begin
location += 1;
data <<1;
end
for就省略了。
还有一种零延迟循环，即
always
begin
....
end
[em09][em09][em09][em09][em09]
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关键词： 循环     verilog     实现     方式    

叮叮当当
工程师
2007-04-25 01:23:00     打赏
2楼
加一句，有其他的想法可以续在后面，大家一起讨论！[em09]

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