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编辑测试文件的准则

本节提供测试设计的编辑准则。正如计划一个电路设计可以帮助构建更好的电路性能，计划好测试方案可以提高仿真验证的结果。

在编写测试设计前要了解仿真器

虽然通用仿真工具遵从HDL工业标准，但标准并没有说明多少重要的仿真描述条项。不同的仿真器有不同的功能，兼容能力，和执行性能，形成不同的仿真结果。

--基于事件vs基于周期的仿真

仿真器使用基于事件或基于周期的仿真方法。基于事件的仿真器，当输入，信号，或是门改变了值，来确定仿真器事件的时间。在一个基于事件的仿真器中，一个延时值可以附加在门电路或是电路网络上来构建最适的时间仿真。基于周期的仿真器面向同步设计。他们最优化组合逻辑，在时钟周期内分析结果。这个功能使得基于周期的仿真器比基于事件的仿真器更快更有效。然而，由于基于周期的仿真器不允许详细的时间说明，他们并不如基于事件的仿真器准确。对于更多的关于两者的差异的信息，参看

http://www.ednmag.com/ednmag/reg/1996/070496/14df4.htm

上的"数字逻辑仿真：事件驱动，周期驱动，和Home-Brewed"(Digital Logic Simulation: Event-Driven, Cycle-Based, and Home-Brewed),

--确定事件时间

基于事件的仿真器提供商使用不同的运算法则来确定仿真事件。所以，根据仿真器用来确定的运算法则不同，同一个仿真时间的事件被确定为不同的次序（根据在每个事件之间插入的delta延时）。为避免对运算法则的依赖和确保正确的结果，一个事件驱动测试应该详细描述明确的激励次序。

--避免使用无限循环

当一个事件添加到基于事件的仿真器，cpu和内存的使用就增加了，仿真过程就会变慢。除非是评价测试设计，无限循环不应该使用来作为设计的激励。一般地，时钟被说明为一个内部的无限循环（如verilog中的'forever'循环），但是没有其他信号事件。

--细分激励到逻辑模块

在测试中，所有初始块（verilog）或进程块(VHDL)并列地运行。如果无关的激励被分离到独立的块，测试激励的次序会变得更容易实现和检视。因为每个并行的块相关于零点运行，对于分离的块传递激励更容易。分离激励块的使用使得测试设计建立，维护和升级（参看后面的高级测试技术，及该技术的示例）

--避免显示并不重要的数据

大型设计的测试可能包含10万以上的事件或匿名信号。显示大量的仿真数据会相当地降低仿真的速度。最好只是尝试每整数时钟周期时相应的信号来确保适当的仿真速度。

VHDL例程

以下是相当设计的VHDL测试文件，分别细分到独立的过程。

Stimulus : process

procedure addr_wr (address: in std_logic_vector(31 downto 0)) is

begin

data_addr_n <= ‘0’;

we_rn <= ‘1’;

ad <= address;

end addr_wr;

procedure data_wr (data_in: in std_logic_vector(31 downto 0 )) is

begin

data_addr_n <= ‘1’;

we_rn <= ‘1’;

ad <= data_in;

end data_wr;

procedure addr_rd (address: in std_logic_vector(31 downto 0)) is

begin

data_addr_n <= ‘0’;

we_rn <= ‘0’;

ad <= address;

end addr_rd;

procedure data_rd (data_in: in std_logic_vector(31 downto 0)) is

begin

data_addr_n <= ‘1’;

we_rn <= ‘0’;

ad <= data_in;

end data_rd;

procedure nop is

begin

data_addr_n <= ‘1’;

we_rn = ‘0’;

ad = ‘Z’;

end nop;

begin

nop ; -- Nop

wait for 200 ns;

addr_wr (16#20340400#); -- Precharge, load Controller MR

wait for 8 ns;

data_wr (16#0704a076#); -- value for Controller MR

wait for 8 ns;

nop ; -- Nop

wait for 40 ns;

addr_wr (16#38000000#); -- Auto Refresh

wait for 8 ns;

data_wr (16#00000000#);

wait for 8 ns;

nop ; -- Nop

..

..

细分激励到独立的任务使得激励很容易实现，也使得代码的可读性更好。

在仿真时控制双向信号

多数设计使用双向信号，在测试设计中必须区别对待双向信号和单向信号。

VHDL示例

The following is a VHDL bi-directional signal example:

以下是一个vhdl描述的双向信号示例

Library IEEE;

use IEEE.STD_LOGIC_1164.all;

use IEEE.STD_LOGIC_UNSIGNED.all;

entity bidir_infer is

port (DATA : inout STD_LOGIC_VECTOR(1 downto 0);

READ_WRITE : in STD_LOGIC);

end bidir_infer;

architecture XILINX of bidir_infer is

signal LATCH_OUT : STD_LOGIC_VECTOR(1 downto 0);

begin

process(READ_WRITE, DATA)

begin

if (READ_WRITE = ’1’) then

LATCH_OUT <= DATA;

end if;

end process;

process(READ_WRITE, LATCH_OUT)

begin

if (READ_WRITE = ’0’) then

DATA(0) <= LATCH_OUT(0) and LATCH_OUT(1);

DATA(1) <= LATCH_OUT(0) or LATCH_OUT(1);

else

DATA(0) <= ’Z’;

DATA(1) <= ’Z’;

end if;

end process;

end XILINX;

为访问上例中的双向的DATA信号，一个测试可以设置如下：

library ieee;

use ieee.std_logic_1164.all;

Entity testbench is

End testbench;

Architecture test_bidir of testbench is

Component bidir_infer

port (DATA : inout STD_LOGIC_VECTOR(1 downto 0);

READ_WRITE : in STD_LOGIC);

end component;

signal read_writet: std_logic;

signal datat, data_top : std_logic_vector(1 downto 0);

begin

datat <= data_top when (Read_writet = ’1’) else (others => ’Z’);

data_top <= datat when (Read_writet = ’0’) else (others => ’Z’);

uut : bidir_infer port map (datat, read_writet);

process begin

read_writet <= ’1’;

data_top <= "10";

wait for 50 ns;

read_writet <= ’0’;

wait;

end process;

end test_bidir;

双向总线由测试台控制，双向总线的值可以通过数据顶层信号来访问。

Verilog示例

以下是verilog设计的可决断的双向总线示例。

module bidir_infer (DATA, READ_WRITE);

input READ_WRITE ;

inout [1:0] DATA ;

reg [1:0] LATCH_OUT ;

always @ (READ_WRITE or DATA)

begin

if (READ_WRITE == 1)

LATCH_OUT <= DATA;

end

assign DATA = (READ_WRITE == 1) ? 2’bZ : LATCH_OUT;

endmodule

Verilog测试设计可以如下设置:

module test_bidir_ver;

reg read_writet;

reg [1:0] data_in;

wire [1:0] datat, data_out;

bidir_infer uut (datat, read_writet);

assign datat = (read_writet == 1) ? data_in : 2’bZ;

assign data_out = (read_writet == 0) ? datat : 2’bZ;

initial begin

read_writet = 1;

data_in = 11;

#50 read_writet = 0;

end

endmodule

在这些测试设计中，data_in信号提供激励到设计中的双向DATA数据信号，data_out信号读取该DATA数据信号.

为仿真初始化内存

请参考前段的xilinx仿真流程要决(Xilinx Simulation Flow Tips)

有用的语言结构

Verilog

有用的Verilog语言结构，如 $monitor, $display, 及$time,在前面的verilog测试示例中论述过，这一节说明另外的可以在测试设计中使用的verilog语句结构。

force/release

force/release语句可以用来跨越进程对一个寄存器或一个电路网络的赋值。这结结构一般用于强制特定的设计的行为。一旦一个强制值释放，这个信号保持它的状态直到新的值被进程赋值。以下是force/release语句的用法。

module testbench;

..

initial begin

reset = 1;

force DataOut = 101;

#25 reset = 0;

#25 release DataOut;

..

..

end

endmodule

assign/deassign

assign/deassign语句与force/release相类似，但是assign/deassign只用于设计中的寄存器。他们一般用于设置输入值。就象一个force语句，assign语句超越进程语句的赋值。以下是一个assign/deassign语句的用法。

module testbench;

..

..

initial begin

reset = 1;

DataOut = 101;

#25 reset = 0;

release DataOut;

..

..

end

initial begin

#20 assign reset = 1;// this assign statement overrides the earlier

statement #25 reset = 0;

#50 release reset;

endmodule

timescales

timescale指示被用于为测试指定单位时间步。它也影响仿真器的精确度。表示符号为：‘timescale reference_time/precision

Reference_time是一个用于测量的单位时间。Precision决定延时应该达到的精度,为仿真设置单位步距。以下是‘ timescale的使用方法。

‘timescale 1 ns / 1 ps

// this sets the reference time to 1 ns and precision to 1 ps.

module testbench;

..

..

initial begin

#5 reset = 1; // 5 unit time steps correspond to 5 * 1ns = 5ns in

simulation time

#10 reset = 0;

..

end

initial begin

$display (“%d , Reset = %b”, $time, reset); // this display

// statement will get executed

// on every simulator step, ie, 1 ps.

end

endmodule

如果仿真使用时延值，仿真就必须运行在一个比最小时延还好的精确度以内（为了归一化时延）。例如，如果9ps延时在仿真库中使用，相应仿真的精确度就必须是在1ps到9ps之间可调的范围。

只读储器初始化文件

verilog提供$readmemb和 $readmemh命令来读取ascii文件来初始化存储器的内容。这个命令可以在仿真中用来初始化Xilinx BlockRAM 或者SelectRAM器件。符号表达如下：

$readmemb (“<design.mif>”, design_instance);

MIF是由crorgenerator 生成的存储器初始化文件（Memory Initialization File）。使用者指定MIF的内容。

VHDL

除了前文曾经叙述过的vhdl命令以外（assert,wait,report），以下的结构也对vhdl测试台文件的创建有所帮助。

meminitfile

vhdl提供一个meminitfile记录用来输入存储模块的内容。以下是它的符号说明：

FILE meminitfile: TEXT IS IN “<design.mif>”;

MIF是由crorgenerator 生成的存储器初始化文件（Memory Initialization File）。使用者指定MIF的内容。