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        在setup time内信号发生跳变，则会进入亚稳态，导致锁入主锁存器的电平不在稳态(Vss 或Vdd)。当时钟上升沿到来时，传输门a断开，传输门b导通，由于时钟沿并不是陡峭的，有一个过渡时间，当时钟电压达到中间电压时，传输门a和传输门b同时导通，若在传输门a断开前，d点电压不稳定，则就是亚稳态的出现，d点电压稳定的时间也就是setup time。hold time则是传输门a断开和传输门c打开需要的时间。
同样的道理，复位端的recovery time和removal time由传输门b的开关时间决定。

亚稳态的持续时间与工艺和亚稳态产生的时刻相关，信号的跳变沿越靠近时钟跳变沿，恢复稳态需要的时间越久。出现亚稳态的平均时间常用平均无故障时间MTBF（Mean　Time　Between　Failures）来表示。时钟频率越低,即等待亚稳态恢复的时间越长，MTBF也就越长，根据MTBF的要求来选定最高时钟频率避免亚稳态。
亚稳态对电路的逻辑功能的影响是明显的，会导致错误的逻辑。亚稳态对电路还有物理上的影响。在CMOS的工艺中，晶体管只有在输出翻转时才会处于导通状态，有较大的导通电流，在输入稳定在高电平或低电平时，晶体管是不导通的，此时只有很小的漏电流。因为亚稳态的电平可能处于高低电平之间，因此会使得后一级的晶体管处于导通状态，消耗大量能量。
异步时钟域间的路径是出现亚稳态最常见的地方，对于单bit信号，消除亚稳态的方法是使用两级采样，在第二级触发器去除亚稳态的影响。对于总线信号则应使用异步fifo和handshake穿越时钟域。