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VerilogHDL及其Testbench编写方法

 1 Verilog HDL的基本观点
1) 观点1：module内每个基本模块之间是并行运行的。
2) 观点2：每个模块相当于一个连续赋值的过程。
3) 观点3：方程和任务是共享代码的最基本方式。
4) 观点4：同语言可用于生成模拟激励和指定测试的验证约束条件。
5) 观点5：库的概念相当于Visual C++中的DLL概念。
6) 观点6：文件与文件之间的关系可以使用C++中的*.h和*.cpp之关系理解。

2 设计建模的三种方式
1) 行为描述方式。过程化结构，每个结构之间是并行的。
2) 数据流方式。连续赋值语句方式，每个赋值语句之间是并行的，且赋值语句和结构之间是并行的。
3) 结构化方式。门和模块实例化语句。

3 两者数据类型
1) 线网数据类型wire：表示构件间的物理连线；
2) 寄存器数据类型reg：表示抽象的数据存储元件。

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