ddi为16位数据线。0~100ns为常数8，100ns~200ns为常数16。从200ns开始，以40ns为步长由0开始向上计数，但是计数值为5的一段（400ns~440ns）改为48。
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testbench中如何描述复杂无规则类型信号的激励？
2楼
按下面的写法就可以了。其中CLK和DDI之间的关系我未处理，你自己处理吧。
`timescale 1ns / 1ps
initial
begin
ddi = 8;
#100;
ddi = 16;
#100;
cnt = 0;
while(1)
begin
cnt = cnt + 1;
if( cnt == 5 )
ddi = 48;
else
ddi = cnt;
#40;
end
end
我未做仿真，如果有什么问题请提出
3楼
写Testbench时牢牢记住一点就行：testbench是软件，严格按照verilog的语义，不必考虑它的硬件可实现性，所以尽量用高层的语言来实现
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