EEPW论坛

按下面的写法就可以了。其中CLK和DDI之间的关系我未处理，你自己处理吧。

`timescale 1ns / 1ps

initial
 begin
  ddi = 8;
  #100;
  ddi = 16;
  #100;
  cnt = 0;
  while(1)
  begin
   cnt = cnt + 1;
   if( cnt == 5 )
    ddi = 48;
   else
    ddi = cnt;
   #40;
  end
 end

我未做仿真，如果有什么问题请提出

写Testbench时牢牢记住一点就行：testbench是软件，严格按照verilog的语义，不必考虑它的硬件可实现性，所以尽量用高层的语言来实现