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为什么rst管脚的不同分配会导致输出出现一拍的延迟?

菜鸟
2010-07-12 15:35:53     打赏
一个简单的同步计数器:

module counter(clk, rst_n, cnt);

input clk;
input rst_n;
output[3:0] cnt;

reg[3:0] cnt;

always @(posedge clk) begin
    if(!rst_n)  begin cnt<=0; end
    else if(cnt<4'd9)  begin cnt<=cnt+4'b1;  end
    else  begin cnt<=0;  end

end

endmodule

工具为Quartus II 8.1 Web Edition, 器件为EP2C8Q208C8. clk 分配pin27, 如果rst_n分配为pin45/46, 输出正常; 如果rst_n分配为pin30/31, 输出会有额外的一拍的延迟。请问有大虾知道是为什么吗? 多谢!



关键词: 为什么     管脚     不同     分配     导致     输出     出现     一拍         

菜鸟
2010-07-12 15:41:45     打赏
2楼
想上传仿真的结果,还没有弄明白怎么贴图片,哪位大虾帮忙说说?多谢!

专家
2010-07-13 13:41:16     打赏
3楼

帮顶了!


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