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信号链基础知识之常用的输出结构

在电子电路系统设计中，出于各种性能参数上的考虑，电路设计者会根据具体的情况来采用不同的输出结构，例如互补式输出结构、推拉式输出结构等。本文将继续信号链基础知识系列文章，着重分析几种常用的输出结构。

（1）互补式输出结构：

最原始的互补式输出结构拓扑如下图所示：

可以看出，该类型电路的充电时间和放电时间分别为：

有意思的是：理论上来说，这里电容器本身并没有消耗直流电源的任何功率，因为电容充电所消耗的能量正好等于电容放电所消耗的能量！即一个周期内均为:

所有的能量都被消耗在加热驱动电路上了。

这种形式的输出结构还有一个“交越失真”的问题，对此感兴趣的朋友可参阅：《剖析Transistor的5种工作状态》

（2）推拉式输出结构：

最原始的推拉式输出结构拓扑如下图所示：

采用这种结构时需要注意的一个情况就是：当输入电压位于某一值时，TR1和TR2有可能都部分“导通”，此时，电流从直流电源Vcc经晶体管直接流到GND。由此产生了一个从Vcc到GND的浪涌电流，功率以热量的形式消耗在晶体管上了。严重的情况下，会烧坏晶体管。

注：图中的1/2*Vcc只是代表一种可能值，由于各类晶体管的参数不同，这样的一个电压值难以确定下来。

一个解决办法是：在TR1的射极和TR2的集电极之间串一个二极管。

另外，对于由CMOS管构成的推拉式输出结构来说，由于这个“部分短路”的原因，导致CMOS电路的动态功耗比它的静态功耗要高，由此可以看出，在CMOS电路中，我们关注的一般是它的动态功耗，而在一定程度上忽略它的静态功耗。

（3）三态式输出结构：

这种输出结构是由推拉式输出结构演变而来的，它充分利用了推拉式结构工作速度快的优点，同时允许输出端连接在一起。输出信号时除了高电平、低电平这两种状态之外，还有一个比较有意思的“高阻”状态，即上拉和下拉晶体管都同时截止时使得输出端到电源和GND都是高阻态的一种情况。

其实这种输出结构只是比推拉式输出结构多设置了一个“使能控制信号”输入端：

a)“使能”有效的时候，其原理和推拉式结构一样；

b)“使能”无效的时候，输入与输出直接断开，形成高阻。

这样可以实现多个门电路连接到同一个数据总线上了。

（4）集电极开路式输出（或漏极开路式输出）结构：

从推拉式输出式结构可以分析得出，两个TTL门电路是不能直接将输出端连接在同一点上的，由此就不能形成有效的“线与”逻辑关系。针对这种情况，可以采用集电极开路式输出结构来有效地解决。该种结构的简要拓扑图如下所示：

这里的上拉电阻虽然不要求精度很高，但是却是必不可少的，若没有它的话，当TR饱和导通时将会导致外接直流电源与GND发生短路，很有可能烧坏晶体管。

另外，当输出为低电平时，由于晶体管处于深度饱和状态，其输出电阻即为晶体管的饱和电阻（其值一般很小），因此，此时具有很好的带负载能力——晶体管的集电极电流可以全部用来驱动负载。这种情况很简单，我就不举例了。

这里的上拉电阻取值应该尽量的小，以达到尽可能高的速度，因为这样可以减小从低态到高态转换的时间常数（即上升时间）。但是，上拉电阻也不能过小——受集电极开路输出时的最大吸收电流限制，况且此时也将会增加直流电源的功率损耗。

一般来说，直流供电源为5V的情况下，TTL门电路的输出高电平能够达到3.5V已经算是比较理想的情况了，且对于CMOS来说，只有当输入Vin>3.5V时才判定输入为高电平，所以电路设计过程中若TTL与CMOS直接相连接，则极有可能会导致电路的误操作。这时，采用集电极开路式输出结构即可有效地解决这个问题。

碎碎念：对于大部分比较器芯片来说，里面一般都会有一个集电极开路式输出结构，且其发射极接地。此时，如果将一个外部上拉电阻连接到所选择的电压上，那么输出端便可以在外接电压值和地之间转换。

（5）射极跟随器式输出（或源极跟随器式输出）结构：

刚开始接触射极跟随器电路时，我们也可能会好奇地问：既然输出电压近似相等于输入电压，为何不直接连一根导线就完事，非要费劲在中间加一个电压跟随器？其实，回答这个问题的关键点在于：电压跟随器放大了输入信号的功率，并且加强了电路的带负载的能力。

但是这样的结构也是存在问题的，当发射极为容性负载时，如果基极电位下降的时间比发射极的时间常数短时，则晶体管截止，这样，便不能高速工作。关于这个问题，我曾经在一本参考书（忘了作者）上看到一个比较有效的解决方法，我把原理拓扑图画下来，和网友share一下：

可以看出，这里主要的改进就是用PNP晶体管代替发射极电阻，从而有效地解决了上述问题。