你的DDR需要工作的频率为多高?DDR使用什么芯片?
无从下手 这方面资料也挺少
既然Virtex II不支持MIG,要么换FPGA,要么自己写DDR的接口时序! 不过DDR要工作在266M,时序约束比较麻烦! 首先需要描述DDR的时序(逻辑设计),一般是大状态套小状态实现,大状态描述DDR的空闲、初始化、读、写等,小状态描述每个大状态下控制信号与数据信号的时序! 逻辑设计完成后需要做时序约束以满足时序要求!