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FPGA的时钟问题

lantu
专家
2011-08-30 10:03:30     打赏
这里有高手，帮“zhoupeng489” 转一下，他问答eepw问答里提的,
http://zhidao.eepw.com.cn/ask/question/item/114001
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关键词： 时钟     问题    

dreamjsc
工程师
2011-08-30 11:57:21     打赏
2楼

帮你把问题转过来，原问题如下：

问题：FPGA的时钟问题

如果通过一个串并变换的模块，要求输入的数据速率和输出的一样，应该怎么样实现呢

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dreamjsc
工程师
2011-08-30 12:20:09     打赏
3楼
串并转换前后，输入的数据速率（比特率）本来就等于输出的数据速率。只是波特率（码元速率、符号速率）会减小。
例如：输入信号位宽为4位，波特率为20MB，则数据速率为80Mbps；经串并转换转为位宽为8位的输出速率，则输出波特率会降为10MB，数据速率也为10M*8=80Mbps。

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antonine
高工
2011-09-06 13:47:50     打赏
4楼
就是就是，不会是想要输入10M串行数据，输出10M 并行数据吧

评论
dreamjsc
工程师
2011-09-07 16:10:00     打赏
5楼
那样两边数据吞吐量不就不一样了？

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