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关于systemverilog的testbench

多情贱客无情贱
菜鸟
2011-09-15 14:42:25     打赏
想请问一下各位， 如果已经用systemverilog写好两个testbench， 例如AA.sv和BB.sv， AA.sv和BB.sv都是用program block包起来的，   那如果我在simulation时，想要AA.sv跑完后直接跑BB.sv， 直接将两个档案依序读进去执行好像不是这样的效果，   请问有啥办法可以不用改这两个testbench而达到我想要执行的效果呢？   谢谢。
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关键词： 关于     systemverilog     testbenc    

mjei
高工
2011-09-15 22:08:05     打赏
2楼

写个脚本顺序执行就好了吧。
另外楼主，这个帖应该和IC设计有关，目前可以移到EDA工具版块。未来估计会有独立的IC版块吧。


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