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简介
AD9548是一款配有直接数字频率合成器(DDS)的数字
PLL，其中DDS的作用相当于模拟PLL中的VCO。不过，与
VCO不同的是，DDS的输出信号来源于专用的外部时钟
源，即系统时钟。系统时钟本质上是DDS的采样时钟。
系统时钟频率(f
S
)与DDS输出频率(f
O)和数字频率调谐字
(FTW)之间的关系如下： 
其中，n是DDS相位累加器中的位数(对于AD9548，n=
48)。
AD9548执行PLL功能的方法是通过控制FTW来产生所需的
f
O，这与模拟PLL通过改变VCO控制电压来产生所需的
VCO输出频率相似。
在大多数应用中，频率源的稳定性(模拟PLL中的VCO或
AD9548中的系统时钟)不是一个大问题，因为PLL控制环路
通常会补偿任何内在的频率漂移。但在环路带宽非常低的
应用中，频率漂移速率需要予以特别关注，因为当频率漂
移速率非常高时，环路可能无法以足够快的速度做出响应
并进行补偿。这会导致PLL的输出发生相移，从而对一些
时序至关重要的应用产生不利影响。
同步1-pps全球定位系统(GPS)参考信号便是一例。这些应
用需要0.02Hz范围内的环路带宽。采用此类低环路带宽
时，AD9548系统时钟内在的频率漂移速率可造成器件失
锁。这会导致出现以下问题：在不造成不利影响的前提
下，AD9548片内的PLL固有的、可容许的系统频率漂移速
率是多少？本应用笔记旨在提供此问题的答案。 


AN-1079：确定AD9548系统时钟低环路带宽应用中的最大容许频率漂移速率.pdf