标准单元 ASIC 至 FPGA 设计方法和指南
传统标准单元ASIC的设计成本每年都在增加。除了流片(NRE)和模板成本，开发成本也随着设计复杂度的提高而不断攀升。标准单元ASIC设计中的功耗、信号完整性、时钟树综合以及制造缺陷等问题会带来很大风险，延迟产品面市时间。FPGA能够降低重制风险，减小NRE成本，从而避免了产品延迟面市问题，比传统标准单元ASIC开发更具竞争力。详见an311_CN.pdf。
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