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通过ALTDLL及ALTDQ_DQS宏功能在Stratix III和Stratix IV器件中实现DDR和DDR2 SDRAM外部存储器接口
本应用手册将介绍通过ALTDLL和ALTDQ_DQS宏功能使用Stratix® III和Stratix IV器件实现DDR或DDR2外部存储器接口的一些指导原则和FPGA设计流程。本应用手册还涉及了时序分析和板级约束的相关信息，您可以利用它们来对接口进行论证和验证。
Altera® Stratix III 和 Stratix IV 器件具有专用的DQS 电路支持DDR和DDR2 SDRAM接口。这些器件具有类似的输入/输出元件(IOE) 结构；因此，这两种器件都具有相同的外部存储器接口功能。
在本文中（除特别说明外），Stratix III器件的相关叙述同样适用于Stratix IV器件。
如欲了解Stratix III和Stratix IV器件中DDR和DDR2 SDRAM的最大时钟频率，详情见《AN 435：在Stratix III和Stratix IV器件中使用DDR和DDR2 SDRAM》的“导言”部分。详见an565_CN.pdf。