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Stratix V 器件Interlaken PHY IP 设计流程
本应用笔记介绍了通过使用Interlaken PHY 知识产权(IP) 接口来实现和仿真Stratix® V 器件中的专有协议PHY IP 内核。通过使用本应用笔记中介绍的参考设计文件，您可以对PHY IP 接口与Stratix V 器件系列的设计流程进行评估。
在Quartus® 10.1 中开始采用的PHY IP 接口会自动配置Stratix V 器件中物理编码子层(PCS) 模块的设置参数，您也可以配置物理介质附加(PMA) 模块中的少量剩余参数。
PHY IP 设计是模块化的并且使用标准接口。所有PHY IP 模块都包含一个连接到访问控制和状态寄存器的Avalon® 存储映像管理接口，以及一个用于数据传输，连接到MAC模块的Avalon Streaming 接口。大多数的PCS 和PMA 功能作为硬核逻辑被实现，以节省FPGA 资源。不要分开或者旁路PCS 和PMA 模块。主要接口是外部接口的串行数据，内部PLD 接口的并行数据以及内部控制接口。详见an634_CN.pdf。