【白皮书】使用Catapult C综合和Altera加速库设计高性能DSP硬件
当今的高性能FPGA，例如Altera® Stratix® III 器件，为设计工程师提供了硬件平台，满足了他们对新一代无线和视频算法的计算需求。尽管这些器件提供了专用硬件来实现乘累加(MAC) 等数字信号处理(DSP) 算法基本构建模块，设计人员还需要在寄存器传送级(RTL) 上迅速实现算法。
以前的设计流程含有C++ 等高级语言编写的算法函数模型，将其手动编码为RTL。手动建立RTL 的方法不但耗时，而且容易出错，对后端布线延时问题非常敏感。Catapult 高级C++ 综合被用于构建ASIC 硬件子系统，例如无线、视频和图像处理领域非常复杂并且需要进行大量计算的应用。Catapult 的ASIC 功能和Altera 加速库相结合，使设计人员能够从ANSI C++ 建模的算法迅速转换到运行在FPGA 硬件中的RTL。而且，这一设计流程还帮助设计人员直接从C++ 中找到FPGA DSP 模块，使用高级综合约束，很容易解决后端时序问题wp-01039_CN.pdf。