随着数据速率的增加,参考时钟的抖动变得越来越重要。在Gb/s的范围内,即使很小的抖动,都会对性能有较大的影响,例如,在高速串行线路上,参考时钟的稳定性对BER就有很大的影响。为了提高在高速数据速率情况下的可靠性,非常有必要详细了解参考时钟的抖动性能,另外,对于高速串行链路的设计,有利于观察由干扰信号产生的周期性抖动,以及可以去除由噪声干扰产生的随机抖动。为了完善系统性能的改善,不同类型的抖动需要不同的解决方案。本技术文档主要关注时钟信号的抖动测量。
更多详情,请参考:http://www2.rohde-schwarz.com/en/Search/?query=1EF71
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
vscode+cmake搭建雅特力AT32L021开发环境被打赏30分 | |
【换取逻辑分析仪】自制底板并驱动ArduinoNanoRP2040ConnectLCD扩展板被打赏47分 | |
【分享评测,赢取加热台】RISC-V GCC 内嵌汇编使用被打赏38分 | |
【换取逻辑分析仪】-基于ADI单片机MAX78000的简易MP3音乐播放器被打赏48分 | |
我想要一部加热台+树莓派PICO驱动AHT10被打赏38分 | |
【换取逻辑分析仪】-硬件SPI驱动OLED屏幕被打赏36分 | |
换逻辑分析仪+上下拉与多路选择器被打赏29分 | |
Let'sdo第3期任务合集被打赏50分 | |
换逻辑分析仪+Verilog三态门被打赏27分 | |
换逻辑分析仪+Verilog多输出门被打赏24分 |