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实验2：系统时钟分频使LED闪烁
代码：

LED引脚分布：

效果图，由于是闪烁，所以照片其实看不出来的：

代码中把两个事件相关的部分结合到一起去了，按照纯硬件的并行特点，应该不会影响到效果吧！

实验3：流水灯
代码：
module LS_LED (sys_clk,
      sys_rstn,
      led);

input sys_clk;
input sys_rstn;
output[10:0] led;

reg[24:0] delay_cnt;
reg[10:0] led;

always@(posedge sys_clk or negedge sys_rstn)
begin
 if(!sys_rstn)
 begin
  delay_cnt <= 25'd0;
  led <= 11'b11111111111;
 end
 else
 begin
  if(delay_cnt == 25'd24999999)
  begin
   delay_cnt <= 25'd0;
   if(led == 11'b11111111111)
   begin
    led <= 11'b11111111110;
   end
   if(led == 11'b11111111110)
   begin
    led <= 11'b11111111101;
   end
   if(led == 11'b11111111101)
   begin
    led <= 11'b11111111011;
   end
   if(led == 11'b11111111011)
   begin
    led <= 11'b11111110111;
   end
   if(led == 11'b11111110111)
   begin
    led <= 11'b11111101111;
   end
   if(led == 11'b11111101111)
   begin
    led <= 11'b11111011111;
   end
   if(led == 11'b11111011111)
   begin
    led <= 11'b11110111111;
   end
   if(led == 11'b11110111111)
   begin
    led <= 11'b11101111111;
   end
   if(led == 11'b11101111111)
   begin
    led <= 11'b11011111111;
   end
   if(led == 11'b11011111111)
   begin
    led <= 11'b10111111111;
   end
   if(led == 11'b10111111111)
   begin
    led <= 11'b01111111111;
   end
   if(led == 11'b01111111111)
   begin
    led <= 11'b11111111110;
   end
  end
  else
  begin
   delay_cnt <= delay_cnt + 1'b1;
  end
 end
end
endmodule
引脚分布：

效果照片：

感觉Verilog比起VHDL好像是要简单得多，就不知道后面的内容怎么样了……

数码管显示实验一：数码管静态显示


工程文件：
share.eepw.com.cn/share/download/id/79258

一个always最好只对一个变量赋值！