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电子产品世界 » 论坛首页 » DIY与开源设计 » 电子DIY » Veiko的FPGA开发进程贴

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Veiko的FPGA开发进程贴

Veiko
高工
2012-09-21 11:46:54     打赏
2012年9月21号终于下单了，下面就慢慢开始进行FPGA的学习了，以前只是简单地学习了一下，这次还是认真点了……
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关键词： Veiko     开发     进程    

Veiko
高工
2012-09-29 01:33:59     打赏
2楼
本来第一次就把核心芯片焊接好了，可是在检查管脚时有两个管脚始终连在一起(本来就连在一起)，由于引脚之间的线画得不明显，我还以为是我焊出问题了，在群里问了一下得到的结果却是这两个脚应该分开，最后东搞搞西搞搞，差点焊废了核心板(连续取了四次芯片，管脚有歪的，用刀片修直，焊盘掉了一个用铜线修好)，唉，最终还是焊完了，本应该一下午的事情拖了一天多，还好现在测试没有问题，要不然真是郁闷啊！今天就发发牢骚吧在这里，节后正式开始一步一步学习了(过个节也不能玩，事情一大把呀*&…………&*)。

相机也不得行，图是用电脑摄相头照的，大虾们就将就将就哈，重要的是结果出来了！
2012-10-25 实验1 点亮LED灯 forum.eepw.com.cn/thread/221032/1 #5
 2012-10-25  实验2：系统时钟分频使LED闪烁 forum.eepw.com.cn/thread/221032/1 #6
 2012-10-25  实验3：流水灯  forum.eepw.com.cn/thread/221032/1 #7
 2012-10-31  数码管实验1：数码管静态显示  forum.eepw.com.cn/thread/221032/1 #8
 2012-11-1  数码管实验2：与拨码开关的实验  forum.eepw.com.cn/thread/221032/2 #11
 2012-11-7  数码管实验3：动态显示秒表  forum.eepw.com.cn/thread/221032/2 #12
 2012-11-7  数码管按键实验1：数字跑表  forum.eepw.com.cn/thread/221032/2 #13
 2012-11-8  蜂鸣器实验：电子琴  forum.eepw.com.cn/thread/221032/2 #14
 2012-11-10  用TCl脚本对FPGA引脚进行配置  forum.eepw.com.cn/thread/221032/2 #15
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     

评论
芯创电子工作室
菜鸟
2012-09-29 09:36:22     打赏
3楼
是不太清楚啊~~这是哪个实验啊？1602那是白花花一片啊。。。。

评论
Veiko
高工
2012-09-29 14:53:11     打赏
4楼
实验还没有做，1602只是放上去的而已，下面是全0的数码管显示(在论坛里下载了一个文件烧进去的)，准备国庆回来开始做，准备先学习定时器(计数器)与寄存器(组织一些空间像单片机一样用来接收和存放数据以配置工作方式参数等)的使用。

评论
Veiko
高工
2012-10-25 21:32:38     打赏
5楼
作业1：观察现象，通过assign对IO进行赋值操作：
代码：
module led (led);
 output[10:0] led;
 assign led = 11'b10101010101;
endmodule
结果照片：

没有太多可以总结的，实验比较简单，但教程比较详细，感觉良好……

评论
Veiko
高工
2012-10-25 22:31:36     打赏
6楼

实验2：系统时钟分频使LED闪烁
代码：

LED引脚分布：

效果图，由于是闪烁，所以照片其实看不出来的：

代码中把两个事件相关的部分结合到一起去了，按照纯硬件的并行特点，应该不会影响到效果吧！


评论
Veiko
高工
2012-10-25 23:16:40     打赏
7楼

实验3：流水灯
代码：
module LS_LED (sys_clk,
      sys_rstn,
      led);

input sys_clk;
input sys_rstn;
output[10:0] led;

reg[24:0] delay_cnt;
reg[10:0] led;

always@(posedge sys_clk or negedge sys_rstn)
begin
 if(!sys_rstn)
 begin
  delay_cnt <= 25'd0;
  led <= 11'b11111111111;
 end
 else
 begin
  if(delay_cnt == 25'd24999999)
  begin
   delay_cnt <= 25'd0;
   if(led == 11'b11111111111)
   begin
    led <= 11'b11111111110;
   end
   if(led == 11'b11111111110)
   begin
    led <= 11'b11111111101;
   end
   if(led == 11'b11111111101)
   begin
    led <= 11'b11111111011;
   end
   if(led == 11'b11111111011)
   begin
    led <= 11'b11111110111;
   end
   if(led == 11'b11111110111)
   begin
    led <= 11'b11111101111;
   end
   if(led == 11'b11111101111)
   begin
    led <= 11'b11111011111;
   end
   if(led == 11'b11111011111)
   begin
    led <= 11'b11110111111;
   end
   if(led == 11'b11110111111)
   begin
    led <= 11'b11101111111;
   end
   if(led == 11'b11101111111)
   begin
    led <= 11'b11011111111;
   end
   if(led == 11'b11011111111)
   begin
    led <= 11'b10111111111;
   end
   if(led == 11'b10111111111)
   begin
    led <= 11'b01111111111;
   end
   if(led == 11'b01111111111)
   begin
    led <= 11'b11111111110;
   end
  end
  else
  begin
   delay_cnt <= delay_cnt + 1'b1;
  end
 end
end
endmodule
引脚分布：

效果照片：

感觉Verilog比起VHDL好像是要简单得多，就不知道后面的内容怎么样了……


评论
Veiko
高工
2012-10-31 04:18:10     打赏
8楼

数码管显示实验一：数码管静态显示


工程文件：
share.eepw.com.cn/share/download/id/79258


评论
51FPGA
高工
2012-10-31 16:53:49     打赏
9楼

一个always最好只对一个变量赋值！


评论
Veiko
高工
2012-10-31 23:46:14     打赏
10楼
发现了，呵呵！谢谢！

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