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【问题描述】         有些时候我们在设计组合逻辑电路的时候会发现，在信号敏感表中增减一些信号会得到不同的仿真结果，那么是不是可以通过修改信号敏感表来完成某些逻辑的设计呢？ 【解决方法】         其实一般综合工具对于不完整的信号敏感表的默认做法是，将处理进程中用到的所有输入和判断条件信号都默认添加到综合结果的信号敏感表中。所以增减信号敏感表，其实得到的综合结果完全一致，而得到仿真结果不同是因为仿真器的工作机制决定的，大多数仿真器是数据流和时钟周期驱动的，如果信号敏感表中没有某个信号，则无法触发和该信号相关的仿真进程，因此得到的仿真结果也就不相同了。