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写那个帖子的时候就知道你会说流水线，寄存器，计数器
那你自己想过没有，状态机和计数器，寄存器什么关系？两者矛盾吗？
如果数电课本还没扔的话，去看看讲时序逻辑，讲计数器，讲寄存器的时候的状态转换图，再去比状态机的状态转换图，

流水线和状态机又矛盾吗？

另外，不要老拿什么“你做过高速设计就会明白”之类的这种话说事，好像挺高深似的

基础很重要

我提及做过高速设计并非想表现出自己有多高深，只是想表达在高速电路设计中不提倡使用状态机设计的观点，不提倡使用也是个人习惯和个人观点，如果你认为有道理可以采纳，如果没道理或者不对，也可以表明自己的观点，没必要这样说，把学习交流搞得火药味十足。下面简要分析高速电路中不提倡使用状态机的原因，在状态机中状态转移部分为组合逻辑电路，而组合逻辑电路往往是影响工作频率的关键路径，如果状态机状态较多，每个状态都有对应的出线和入线，从不同状态经不同的转移条件到该状态的入线数目会很多。以采用与或逻辑的CPLD设计来分析，如果这样的入线太多则将会需要较多的乘积项及或逻辑，这就需要更多级的逻辑级联来完成，从而增加了寄存器间的延迟；对于FPGA则需要多级查找表来实现相应的组合逻辑，同样会增加延迟，影响FPGA工作频率，这就是高速电路设计中不提倡使用状态机设计的原因。
另外有兴趣的网友可以以简单的实例，试试实现同样的功能，通过synplify综合工具，对比下采用状态机设计和不采用状态机设计所使用的资源和运行速度！

这是关于运算符的

不得不承认版主很会辩论
说实话，我确实没做过称的上高速数字电路的东西
既然你做过这方面的研究，不妨上个简单的例子呗


另外，既然你不谈状态机和寄存器，计数器，时序电路的关系，
正好我的数字电路课本还没舍得扔，
也抄一段别人的话给大家看看

鉴于时序电路在工作时是在电路的有限个状态间按一定的规律转换的，所以又将时序电路称为状态机（state machine,简称SM）或算法状态机（Algorithmic State Machine,简称ASM）
由于存储电路中中触发器的动作特点不同，在时序电路中又有同步时序电路和异步时序电路之分……（此外省略几十字）此外，有时还根据输出信号的特点将时序电路划分为米利（Mealy）型和穆尔（Moore）型两种……（此外省略几十字）

到此为止，此贴不回复了
有兴趣的自己找数字课本和Verilog HDL课本自己对比，两个结合起来学习感觉会不一样的

最后搞懂了一点