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我选择第二种方案：申请PCB板，购买组委会提供的元器件包 
实验名称：基于CPLD的数字时钟设计

完成功能：采用CPLD完成一个数字时钟设计，按键可设置闹铃值并修改时间值，1602显示时钟、闹铃值、当前温度。时间到闹铃值时，蜂鸣器响，按按键以取消闹铃或延时。如果顺利，希望将闹铃值实时存入EEROM，开机时读取闹铃值而不用重新设置。

说实话关注这个CPLD的DIY不是很久，但比较感兴趣。以前只学过的51，用的都是C语言编程，虽说有一定的编程基础，但Verilog HDL是初次接触，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。自己的方向是高压数控电源，虽说单片机可以满足要求，但是往高精尖发展，更高级的控制器成为必然。所以想借这次机会对CPLD入门学习，也为以后的FPGA学习打下基础。希望我能从这次活动中有所收获，也希望能有所贡献！

1602写错了，重新编辑下