参赛队名称:三相工频信号源
参赛作品名称:三相工频信号源
参赛作品简介:
该作品主要涉及到DDS技术(数字频率合成)、与相位合成技术、FPGA(EP4CE15F22C8)嵌入式技术、595串行通信技术、DAC调幅技术。运用了FPGA技术,抛开了传统的数字芯片把大部分的电路都集成在一片FPGA中,所以在短短20天内就完成了该项目。控制芯片采用IAP15F61S2,使整机性能更加稳定。
参赛队伍组员列表:朱振豪 王振冲 王亚鹏
采用DDS合成频率稳定、精确。频率最小步进0.01HZ,相位最小步进0.1°。由图可看出输出50HZ的正弦波在示波器上显示50.0005HZ,这是相当准确的。
原理分析:
FPGA总体布局图(图1)
1. 调用了5片595,其中3片级联(24位)用来接收单片机发送的频率数据(MM);另两片级联(16位)用来接收单片机发送的相位数据(data)。
2. 频率数据(MM)作为累加器(DW)的累加值,累加器加满后,发出一脉冲(jwclk)并自动将载入初始数据。
求得:
fjwclk=MM×(fclk/500000000)
其中500000000是累加器的容量。由于用的时钟为50M,因此累加器的容量定为500000000以便于计算。(MM每加36,最终输出频率每递增1HZ)
DW累加器(图2)
用Verilog描述的DW累加器(图3)
图4
3.DW输出的jwclk作为jishuqi3600的时钟信号,进行3600进制加1计数,并把计数结果输出,直接送给调用的ROM中。
图5
此ROM容量为4096×8。
4.电流信号的移相,采用跳跃计数的方式。
图6
tiaoxiang模块是在计数器3600的基础上增加了一个数据输入端口。每当data变化时,计数器都会减或加相应的数据。
用verilog描述的tiaoxiang模块(图7)
三相电压和三相电流信号共采用6块ROM实现。通过加载ROM数据的不同使得产生相隔120°的三相电压和三相电流信号。
最终只需将六路信号经过电平转换(74HC245)送给DAC进行数模转换即可。
7.幅值调节采用改变DAC的参考电压的方式。再用一片DAC,由单片机发送控制数据,产生一个设定电压送给上述所述的DAC即可。
波形产生电路(图8)
幅值调节电路(图9)
先到这里了,不懂的可以提问。呵呵...视频拍好的话,马上更新。