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关于quartues中的Verilog HDL文件如何实现例化！！！

小菜110
菜鸟
2014-11-04 17:21:37     打赏

各位大神：

        请教下关于quartues中的Verilog HDL文件如何实现例化！！！的操作步骤，琢磨呢好久，内有弄出来，先前一直是在一个module中写程序的，现在想在多个module中写程序，但是写出来后，不知道怎么设置顶层文件和底层文件。不胜感激啊！！！！这样小问题对于大神来说是很简单，请赐教啊，自己刚学，旁边也没有高手指教，所以，望洋兴叹啊！！！

图片示下：——————麻烦给出相关操作步骤，谢谢啊！！！！！

（1）顶层文件——————就是其他的的文件在他下面

顶层文件

 

 

（2）底层文件——————————怎么将这些底层文件放到顶层文件exp13中！！！！！

 

 

 

 

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南盗
专家
2014-11-04 18:46:34     打赏
2楼
你在顶层文件中例化就可以了。

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小菜110
菜鸟
2014-11-18 13:13:08     打赏
3楼

恩恩，谢谢啊！！！没有及时回复你！！！

这个问题解决了，，不好意思是初学，所以问题问的不是很专业！！！


评论
南盗
专家
2014-11-18 14:35:16     打赏
4楼
一起学习进步！！

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