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时序电路清零
在VHDL设计中，给时序电路清0（复位）有两种不同方法，它们是？如何实现？答：分为同步清零，和异步清零。'异步‘是指独立于时钟控制的复位控制端，即在任何时刻，只要RST有效，D触发器的输出端即刻被清0，与时钟的状态无关。同步清零是指依赖于时钟控制的复位控制端，i即只有在时钟的上升沿，其控制信号才起作用。一般的说凡是独立于时钟的异步控制信号都放在时钟边沿测试表述CLK'EVENT AND CLK='1'为条件句的IF语句以外（或以上）这都为异步控制信号。凡是依赖于时钟有效性的同步控制信号则放在时钟边沿测试表述以内（或以下）这都为同步控制信号。
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