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  经过产品验证的10%～20% PPA提升 业界首个大规模并行运算解决方案，实现前所未有的运行速度和设计容量 支持先进的16/14/10纳米FinFET和成熟的制程节点 新一代的平台更具易用性且大幅度提高工程效率
      2015年3月10日美国加州圣何塞 — Cadence（Cadence Design Systems, Inc. NASDAQ: CDNS）今天发布Cadence® Innovus™ 设计实现系统，这是新一代的物理设计实现解决方案，使系统芯片（system-on-chip，SoC）开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积（PPA）指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动，在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面积指标，并实现最高达10倍的全流程提速和容量增益。
      Innovus设计实现系统具备的几项核心技术可以帮助物理设计工程师在满足功耗/面积预算要求下实现最佳的性能、或者在满足频率指标的同时确保功耗/面积最小。以下为Innovus的核心技术，包括：
  全新的以GigaPlace解算器为基础的布局技术，包括slack驱动和拓扑结构/引脚接入/颜色感知，从而实现最佳的管道布局、线长、利用率及PPA，为后续优化流程提供最佳起点。
  先进的时序和功耗驱动优化，多线程执行和层次感知，确保最佳性能的同时减少动态和漏电功耗。 独有的并发时钟和数据路径优化，包括混合式H-tree自动生成，在降低功耗的同时提高多环境差异性优化、并最大限度的提升性能。
  新一代Slack驱动布线算法包含线道感知时序优化技术，能尽早处理信号完整性并改善布线前后的关联性。
  全流程多目标技术，能够同步进行电子与物理优化以避免单一优化的局限性，从而获得全面最佳的PPA。       Innovus设计实现系统还提供多项技术，大幅度提高每一个布局和布线迭代的迭代时间。其全流程核心算法经过多线程运算的强化，在业内标准的8～16核CPU硬件标准上实现了大幅度加速。此外，Innovus设计实现系统还具备业界第一个大规模分布式并行解决方案，支持1千万及以上规模设计模块的实现。贯穿整个流程的多情境加速提升了运行速度，即使面对日益增加的多模、多角情境。
      除了提供一流的PPA和最优化的周转时间以外，Innovus设计实现系统也提供一个通用用户界面(UI)，贯穿了综合、设计实现和signoff工具；并通过数据模型和API集成Tempus™ 时序签收方案和Quantus™ QRC 寄生参数提取方案。这些方案共同实现了快速、精准、10纳米立即可用的signoff收敛，方便客户采用和开发端对端的全定制化流程。客户也可以受益于卓越的可视化报告，实现增强调试、根本原因分析和数据驱动的设计流程管理。
      “在ARM，我们不断推进硅与EDA工具技术的极限，响应客户产品市场的要求，在紧张的工期内交付产品。”ARM CPU事业部总经理Noel Hurley表示：“我们与Cadence密切合作，在开发ARM® Cortex®-A72处理器时利用Cadence Innovus设计实现系统，提升了5倍的运行时间、同时在我们的面积目标内实现2.6GHz以上的性能。居于这个结果，我们相信全新的物理设计实现方案能够帮助我们双方的客户及时交付复杂、先进制程的SoC设计项目。
      “以下客户已经开始使用Innovus设计实现系统，协助他们达成更高性能、更低功耗和更小面积的目标，在市场上领先其竞争对手推出自己的设计。”Cadence数字与Signoff事业部资深副总裁Anirudh Devgan博士表示：“最早使用该方案进行量产设计的客户都反馈PPA得到极大的提升，周转时间大幅提速，远超过竞争对手的解决方案。”