这些小活动你都参加了吗?快来围观一下吧!>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 测试模块的clk时钟和顶层模块里的clk时钟不一样,有延迟

共1条 1/1 1 跳转至

测试模块的clk时钟和顶层模块里的clk时钟不一样,有延迟

助工
2015-06-09 09:29:48     打赏
在modelsim中仿真,测试模块的clk时钟和顶层模块里的clk时钟不一样,有延迟,这是怎么回事,哪位大侠说说,谢谢 

共1条 1/1 1 跳转至

回复

匿名不能发帖!请先 [ 登陆 注册 ]