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本期讲解的是高速PCB设计中，关于DDR布线知识。

一.DDR信号功能与网络名

了解DDR的各个信号功能与网络名。

与DDR相比，DDR2/3最大差别多了功能OTD与OCD。

重要信号线

1.DQS信号：

DQS 是 DDR SDRAM 中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个 DQS 信号线，它是双向的，在写入时它用来传送由北桥发来的 DQS 信号，读取时，则由芯片生成 DQS 向北桥发送。完全可以说，它就是数据的同步信号

2.CLK信号：

DDR SDRAM 对时钟的精确性有着很高的要求，而 DDR SDRAM 有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上 DDR SDRAM 这两个时钟应该是同步的。

二.分组设定

数据组的分组应该以每个字节通道来划分，DM0、DQS0以及DQ0～DQ7为第1字节通道，DM1、DQS1以及DQ8～DQ15为第2字节通道，以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号那样要求严格，但不同组长度差同样也有一定要求；数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。

地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。 时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50Ω，差分阻抗控制在100Ω。时钟信号到其他信号应保持在20 mil以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。

三.布线要求

数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。

地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。串联匹配电阻RS值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。

控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。

走线方式：对于一驱几的DDR走线方式有菊花链，星型走线（T型走线）。

上面是地址线从CPU芯片一躯4个DDR，

这个是正反贴得DDR ,采用的是从CPU到两DDR地址星型走线，从芯片到两个DDR长度一样。

四.绕等长要求

先确认以下几点

1、DDR的线有没有布完，检查是否有漏线

2、信号线是否有优化好，间距规则有没有设并已清完相关DRC

3、DDR布线是否满足要求，如同组走同层，线宽是否正确

4、绕线时需要注意你所做的部分对周边布局布线是否造成影响

5、是否明确绕线规则，如几倍线宽或间距进行绕线与线与线之间的相互约束关系

6、对于中间有串阻的颗粒DDR,明确前后两端是否有信号线长度限制要求

7、参考平面是否确认，注意等长时不要跨岛

8、对于DIMM DDR的绕线策略为：先做ADD的等长，再往两边扩展做dtat的等长

9、在组内绕线时一定要找出组内最长的信号线，并尽可能缩短，再以其为基准进行绕线

10.绕等长时要确认同组线与线之间的间距要求，高速的DDR要求3W间距

绕线的方式

华为一般推荐这种（绕线的一端不对着自身信号）

以下几种布线较差不推荐

在不满足线宽线距的区域中绕线

BGA里面绕线

以上便是高速PCB设计中关于DDR布线的知识归纳。快点PCB长期招 募PCB设计培训生，欢迎咨询~~