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关于fpga设计中的异步双时钟切换

蘑菇有独
菜鸟
2018-04-04 10:45:11     打赏

在设计中遇到FPGA的双时钟切换问题，一个时钟clk1为50M，在主电源供电时工作。一个时钟clk2为32K，在主电源掉电时，此时电池供电。遇到的问题是，FPGA中的PLL不支持32k时钟输入，如果将32k时钟直接入到普通IO上，可能会导致整个系统的时序无法保证。

再此，向大神求助，应如何使用这两个时钟。

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关键词： FPGA     双时钟切换    

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