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方法二：采用一个复位 IC 来实现排序

  

  另一种可以考虑的用于上电排序的简单选项是采用一个具有时间延迟的复位 IC。当采用此选项时，复位 IC 以严格的门限限值来监视电源轨。一旦电源轨处于其终值的3%（或更小）以内，复位  IC  将进入由解决方案定义的等待周期，然后再执行下一个电源轨的上电操作。该等待周期可以采用  EEPROM  编程到复位  IC  中，也可利用外部电容器来设定。图  2  示出了一款典型的多通道复位IC。采用复位  IC  来实现上电排序的优点是解决方案处于受监视的状态。
  必须在确认每个电源轨都处在稳压范围内之后再释放下一个电源轨，而且无需在电源转换器上提供一个PGOOD 引脚。采用复位  IC  的电源排序解决方案的缺点是其并不实施断电排序。

方法三：模拟上电 / 断电排序器

  

实施上电排序会比实施断电排序更加容易。为了实现上电和断电排序，人们推出了能够相对于上电序列进行断电序列的逆转（序列 1）乃至混合（序列 2）的简单模拟排序器（图  3）。在上电时，所有的标记均保持在低电平，直到  EN  被拉至高电平为止。在  EN  被置为有效之后，每个标记于一个内部定时器计时结束后顺序地变至漏极开路状态（需要上拉电阻器）。断电序列与上电序列相同，但次序正好相反。
  级联多个排序器

可以把排序器级联在一起以支持多个电源轨，并在使能信号之间提供固定和可调的延迟时间。在图  4  中，两个排序器级联在一起以实现  6  个有序的电源轨。上电时，AND 门确保第二个排序器在其接收到一个  EN  信号且  C  电源轨被触发之前不被触发。断电时，AND 门确保第二个排序器承受  EN  下降沿，而不考虑  C  输出。OR 门确保第一个排序器由 EN 上升沿来触发。断电时，OR 门确保第一个排序器不能承受  EN  下降沿，直到  D  电源轨下降为止。这保证了上电和断电排序，但并未提供一个受监视的序列。
  受监视的上电 / 断电排序
  
如图  5  所示，通过简单地在  FlagX  输出和  PG  引脚之间增设几个 AND 门，就能给图  4  中的电路添加受监视的排序功能。在该例中，PS2 仅在  PS1  超过其终值的90% 的情况下使能。这种方法可提供一种低成本、受监视的排序解决方案。

 方法四：具有  PMBus  接口的数字系统健康状况监视器

  如果系统需要最大的灵活性，那么可兼容  PMBus/I2C 标准的数字系统健康状况监视器（比如：UCD90120A）是一种不错的解决方案。通过允许设计人员配置电源斜坡上升 / 下降时间、接通 / 关断延迟、序列相关性、甚至包括电压和电流监视，此类解决方案可为任何排序需求提供最大的控制。
  数字系统健康状况监视器配有一个图形用户界面  (GUI)，其可用于设置上电和断电排序以及其他的系统参数（图6）。另外，有些数字系统健康状况监视器还具有非易失性误差和峰值记录功能，可在发生欠压事件的场合中帮助完成系统故障分析。

  FPGA 排序要求实例

  诸如 Xilinx 或 Altera 等 FPGA 供应商在其产品手册中提供了推荐或要求的上电序列，这些产品手册可以很容易地在线查阅。不同的供应商之间、同一家供应商的不同FPGA 系列之间的排序要求存在差异。另外，在产品手册中还罗列了针对电源斜坡上升和关断的定时要求。推荐的断电序列通常是上电序列的倒序。图  7  示出了上电排序的一个实例。
  
  结论
  可以运用多种电源排序解决方案来满足  FPGA  供应商所规定的要求。除了上电和断电排序之外，系统要求可能还包括电源监视，但是针对  FPGA  的最优电源解决方案将取决于系统的复杂性与规格参数。

很棒的详细分类，不错

感谢楼主分享