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问：什么是PLL频率合成器?

答：利用频率合成器，设计人员可以产生单一参考频率的 各种不同倍数的输出频率。其主要应用是为RF信号 的上变频和下变频产生本振(LO)信号。

频率合成器在锁相环(PLL)中工作，其中鉴频鉴相器 (PFD)将反馈频率与基准频率的某一分频形式相比 较(图1)。PFD的输出电流脉冲经过滤波和积分，产 生一个电压。此电压驱动一个外部电压控制振荡器 (VCO)提高或降低输出频率，从而驱动PFD的平均 输出接近零。

图1. 锁相环（PLL）框图

频率经过计数器缩放。示例中使用了一个ADF4XXX 频率合成器以及一个外部滤波器和VCO。输入基准 (R)计数器将基准输入频率(本例中为13 MHz)降至PFD 频率(FPfD = FREF/R)，反馈(N)计数器降低输出频率， 在PFD处与经过缩放的基准频率相比较。达到均衡 时，这两个频率相等，输出频率为NxFPFD。反馈计 数器为双模预分频器类型，具有A计数器和B计数器(N=BP+A，其中P为预分频值)。

图2显示了频率合成器在超外差式接收机中的典型 应用。基站和手机LO是最常见的应用，此外在低频 时钟发生器(ADF4001)、无线LAN(5.8GHz)、雷达系 统和防撞系统(ADF4106)中，频率合成器也有用武之地。

图2. 用来将GSM RF混频降至基带的双路PLL

问：选择PLL频率合成器时有哪些关键性能参数需要考虑?

答：主要性能参数有：相位噪声、参考杂散和锁定时间。 相位噪声：对于给定功率水平的载波频率，频率合 成器的相位噪声为载波功率与规定频率偏移(对于频率合成器通常为1 kHz)处1-Hz带宽上的功率之比。带内(或 近载波)相位噪声主要取决于频率合成器，单位为dBc/Hz; VCO噪声贡献在闭环中被高通滤波滤除

参考杂散：是内部计数器和以 PFD频率工作的电荷泵所 产生的在离散偏移频率上出现的频率成分。电荷泵产生 的不匹配高低电流、电荷泵泄漏以及电源去耦不充分均 会增加这种杂散。杂散音会混合在所需信号之上，降低 接收机的灵敏度。

锁定时间：PLL的锁定时间是指它从一个指定频率跳跃 到给定频率公差内的另一个指定频率所需的时间。跳跃 大小一般由 PLL在所分配的频带内工作时必须完成的最 大跳跃决定。GSM-900的步进大小为45MHZ，GSM-1800 的步进大小为95 MHz要求的频率公差分别为90 Hz和180 Hz。 PLL必须在不到1.5个时隙内完成所需的频率步 进，每个时隙为577 μs。

问：我已经根据所需输出频率选择了频率合成器，那么 如何选择PLL中的其它元件呢?

 答：频率基准：为获得稳定的低相位噪声RF输出，良好 的高质量、低相位噪声频率基准至关重要。利用 TCXO晶体产生的方波或限幅正弦波具有出色的性 能，因为较陡峭的时钟边沿会使R计数器输出上的 相位抖动较小。ADF4206系列具有片上振荡器电路， 允许将低成本AT切割晶体用作频率基准。虽然可预 测AT晶体的成本只有TCXO的三分之一，但其温度 稳定性较差，需要使用变容二极管实施补偿方案。

电压控制振荡器(VCO): VCO将所施加的调谐电压 转换为输出频率。在VCO的整个频率范围上，其灵 敏度可能相差极大，这可能会导致环路不稳定(参见 “环路滤波器”部分)。一般而言，VCO的调谐灵敏度 (Kv)越低，VCO相位噪声性能越好。载波偏离较小 时，频率合成器的相位噪声占主导地位。载波偏 离较大时，VCO的高通滤波噪声将开始占主导地 位。在1-MHz偏移时，GSM的带外相位噪声特性 为-130 dBc/Hz。

环路滤波器：环路滤波器的类型多种多样。最常见 的类型是图3所示的三阶积分器。 一般而言，环路滤波器带宽应为PFD频率(通道间隔)的1/10。提高环 路带宽会缩短锁定时间，但滤波器带宽绝不应超过 PFD/5,否则会大幅增加不稳定性。

图3. 三阶环路滤波器。R2C3极为杂散提供额外的衰减。

PFD频率或电荷泵电流加倍时，环路滤波器的带宽 也将加倍。如果VCO的实际Kv显著高于用来设计环 路滤波器的标称Kv，则环路带宽将比预期宽很多。环 路带宽随Kv的变化是宽带PLL设的一大挑战 ， Kv 的变化幅度可能超过300%。补偿Kv变化导致的环路 带宽变化的最简单方法是增大或减小可编程电荷泵 的电流。

 问：如何针对相位噪声优化PLL设计?

 答：使用低N值:相位噪声是在PFD(基准频率)的基础上乘 以比率20 logN，因此使N减小1/2将能使系统相位噪声 改善3 dB(即PFD频率加倍将使相位噪声降低10 log2)。 这也说明，应当始终使用可行的最高PFD频率。

选择高于所需频率的频率合成器：在相同条件下， 以900 MHz.频率工作时，ADF4106的相位噪声性能比 ADF4111高出6-dB(参考表1)。

使用额定最低的Rset电阻:减小Rset可以增大电荷泵电流，从而降低相位噪声。

表1.积分相位抖动主要取决于频率合成器的带内相位噪声。 系统参数：[900-MHzRF、200-kHzPFD、20-kHz坏路滤波器]

问：相位噪声为什么很重要?

答：相位噪声很可能是选择 PLL时需要考虑的最重要特 性。在发射链中，线性功率放大器( PA)是最难设计 的模块。低相位噪声 LO可以降低基带信号上变频的 相位误差，使设计人员在处理 PA的非线性度时拥有 更大的余量。

GSM接收机/发射机( Rx/ Tx)的系统最大相位误差为 5°(均方根)。从表1可以看出，降低 PLL所贡献的相 位噪声可以显著提高PA的相位噪声容许值。

在接收端，低相位噪声对于获得良好的接收机选择 性(接收机在有干扰情况下解调信号的能力)至关重 要。在图4所示的例子中，左侧的所需低电平信号 被附近的干扰信号与 LO噪声的混频(封闭的虚线区 域)所覆盖。这种情况下，滤波器将无法阻塞这些不 需要的干扰。为了解调所需的 RF信号，发射端需要 更高的输出功率，或者需要改善LO相位噪声性能。

图4.较大的干扰信号与LO噪 声的混频将所需信号覆盖。较高的相位噪 声将会降低接收机的灵敏度，因为解调器将无法从噪声中辨识信号。

问：杂散水平为什么很重要?

答：大多数通信标准对LO可以产生的杂散频率成分(杂 散)水平都做了非常严格的最大限值规定。在发射 模式下，杂散水平必须被限制为确保不会干扰同 一系统或邻近系统中的用户。在接收机中，L0杂 散会显著削弱接收机解调下混频信号的能力。图4 显示了混频的影响，所需信号被较大的干扰信号 与的振荡器噪声所混频产生的噪声所覆盖。杂散 噪声成分也会产生同样的影响。

杂散水平较高时，为了充分衰减这些干扰成分，设 计人员不得不缩小环路带宽，降低响应速度，从而 间接影响到锁定时间。确保低基准杂散的频率合成 器关键特性是低电荷泵泄漏和电荷泵电流匹配。

图5.环路带宽对锁定时间具有重大影响。环路带宽越宽，锁定时间越快，但杂散成分水平也越大。环路带宽为35-kHz时，锁定至1 kHz的 时间为142μs；环路带宽为10-kHz时，锁定至1kHz的时间为248μs。

问：锁定时间为什么很重要?

答：许多系统使用跳频作为保护数据安全、避免多径 衰落以及避免干扰的手段。 PLL实现频率锁定所花 的时间非常宝贵，不能用于传输或接收数据，这会 降低可达到的有效数据速率。目前的 PLL尚不能实 现足够快的调频以满足 GSM协议的时序要求。在基 站应用中，两个独立的 PLL器件并联，用来减少浪 费的时隙数量。当第一个PLL为发射机产生LO时， 第二个PLL转到所分配的下一个通道。这种情况下， 一个超快速(<10-μs)建立的PLL将能显著削减物料清 单(BOM)并降低布局复杂度。

问：如何将锁定时间降至最短?

答：提高 PF频率。 PFD频率决定了 VCO/ N与基准信号进 行比较的频率。提高 PFD频率将能提高电荷泵的更 新速率，缩短锁定时间，而且还会使环路带宽变大。

环路带宽。环路带宽越宽，锁定时间越快。不利一面是，较宽的环路带宽会削弱对杂散的衰减，提高积分相位噪声。显著提高环路带宽(>PFD/5)可能会 导致环路变得不稳定，永久失锁。45度的相位余量可以产生最佳的建立瞬态。

避免使用接近地电压或Vp的调谐电压。如果调谐电 压与电荷泵供电轨(Vp)相差不到IV，电荷泵将开始 在饱和区工作。在此区工作会显著延长建立时间， 而且还可能造成频率上跳与下跳之间的不匹配。使用最大可用的Vp或使用有源环路滤波器可以避免电 荷泵在饱和区工作。使用一个具有较高Kv的VCO可 以 使Vtune保持接近Vp/2,同时仍能在所需的频率范 围上调谐。

选择塑料电容。一些电容会表现出电介质记忆效应，这会减少锁定时间。对于怏速锁相应用，推荐使用 “塑料膜”式松下ECHU电容。

问：哪些因素决定了可以使用的最大PFD频率?

 答：为了获得以PFD频率为步进的输出频率，PFD频率必 须满足以下条件：

其中P为预分频器值。

ADF4xxx提供低至8/9的预分频器选择，这使得其 PFD频率可以高于许多竞争器件，同时不会违反上述规则，从而实视更低相位噪声的PLL设计。即使 不满足这一条件，当编程寄存器中的B>A且B>2时， PLL也会锁定。

问：小数-N分频在1970年便已出现，它对PLL设计人员而 言有何优势?

答：整数-N分频PLL输出的分辨率受限于PFD频率的步进。 小数-N分频使PLL输出的分辨率可以降至PFD频率 的一小部分。可以产生分辨率为数百Hz的输出频率， 同时维持较高的PFD频率。因此，小数-N分频的N-值 显著小于整数-N分频的N-值。由于

荷泵处的噪声 以20 logN的比率累加到输出上，因此相位噪声可以得 到显著改善。对于GSM900系统，小数-N分频ADF4252的相位噪声性能为-103dBc/Hz;相比之下，整数-N 分频PLLADF4106的相位噪声性能为-93dBc/Hz。

小数-N分频的另一个显著优势是可以改善锁定时间。 当PFD频率设置为20MHz、环路带宽为150kHz时， 频率合成器可以在不到30μs内跳跃30 MHz。目前的 基站要求使用2个PLL模块，确保LO能满足传输的 时序要求。利用小数-N分频的超快锁定时间，将来 频率合成器的锁定时间特性将允许用一个小数-N分频PLL模块代替现行的2个“乒乓”式PLL。

问：既然小数-N分频具有这些优势，为什么整数-N分频 PLL仍然如此受欢迎呢?

答：问题在于杂散水平！小数-N分频19.1的组成是N-分 频器花90%的时间除以19,花10%的时间除以20。平 均分频是正确的，但瞬时分频是错误的。因此， PFD和电荷泵会不断地试图校正瞬时相位误差。提 供求平均值功能的Σ-Δ调制器会承受繁重的数字运 算活动，从而在输出处产生杂散成分。数字噪声加 上电荷泵的匹配不精确性，导致杂散水平高于大多 数通信标准的容许水平。小数-N分频器件只是在最 近才对杂散性能进行了必要的改进，例如ADF4252, 使设计人员得以考虑将其用于传统的整数-N分频市场。

问：贵公司最近发布了哪些PLL器件，这些器件有何区别， 适合哪些应用?

答：ADF4001为200-MHz以下PLL，与广受欢迎的ADF4110 系列引脚兼容，但去除了预分频器。在所有时钟必 须与一个基准源同步的应用中，它可用作稳定的基 准时钟发生器。它一般与 VCXO(电压控制晶体振荡 器)一起使用，后者具宥比 VCO更低的增益( Kv)和更 好的相位噪声性能。 ADF4252为双路小数-N分频器件，杂散小于70 dBc。 它提供不到20-μs的锁定时间，而整数-N分频的锁定 时间则长达250呷。由于PFD频率较高，相位噪声小 于100 dBc/Hz。它是一款突破性产品，相位噪声与 杂散性能之间的取舍可通过软件设置。

ADF4217L/ADF4218L/ADF4219L 是 LMX2331L/ LMX2330L/LMX2370的低相位噪声升级产品。这些 器件的功耗仅为 7.1mA， 相位噪声性能比竞争产品 高出4-dB。这对于手机设计人员是好消息！    

ADF4106为6-GHzPLL频率合成器。它是市场上噪 声最低的整数-N分频PLL，非常适合5.4 - 5.8-GHz频 带内的WLAN设备。

问：环路仿真工具有哪些?

答：ADIsimPLL是一款与 Applied Radio Labs共同开发的 仿真工具，含有ADI公司频率合成器以及常用VCO、 TCXO的丰富模型。利用这款工具，用户能设计许 多结构的无源和有源环路滤波器，仿真 VCO、 PLL 和基准噪声，以及为杂散和建立行为建模。完成设 计后，可以使用到 Avnet的内部网络链接，根据设计 订购定制评估板。

图6.ADIsimPLL可以模拟很多参数，锁定时问和相位嶸声只是M中 的两个。相位噪声降低8dB以上，M时小数-N分频支持较宽的环路 带宽和较高的PFD频率，使得30-MHz跳跃的锁定时间降至30 μs以下 (如图所示)。

这款工具可以免费下载，请访问： www.analog.com/pll。其它广泛使用的工具 有商业软件Eagle ware和M ATLAB。

问：ADI器件相对于类似的竞争器件有哪些具体优势?

答：对于许多系统设计人员而言，相位噪声是关键特性。 ADF4113系列的相位噪声性能比National同类产品 一般高出6 dB，比富士通或飞利浦同类产品一般高出 10 dB以上。丰富的预分频器设置选择可以使设计人 员不必在根据“P2 -P"规则选择较高的PFD频率时进行 折中。另一个重要优势是八个可编程电荷泵电流选 择。在VCO增益会发生巨大变化的宽带设计中，可 以调整可编程电流，确保整个频带上的环路稳定性 和带宽一致性。

问：PLL行业未来将朝何方向发展?

答：虽然芯片组解决方案非常引人瞩目，尤其是对于GSM， 但新一代手机和基站在起步阶段仍可能会热衷于分 立式解决方案。分立式PLL和VCO模块具有更好的 噪声和隔离性能，并且在设计周期的开始阶段就已 大批量生产。 在手机中对更小尺寸和更低功耗的需求驱使ADI公 司开发出了 L系列双路频率合成器，它采用0.35-μm Bi-CMOS工艺制造，提供小型CSP封装。在较新系 统的设计中，由于初始设计非常注重减小电路板面 积和降低成本，因此集成式VCO和PLL模块将大行 其道。

不过，最激动人心的发展可能是小数-N分频技术。 最近对杂散性能的改善促成了 ADF4252的发布，并 引发了业界前所未有的兴趣。相位噪声性能的改进、 超快锁定时间以及这种架构固有的多功能性，很可 能在未来多标准、高数据速率无线系统的LO模块应 用中占统治地位。