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高速先生原创文 | 黄刚

让你评估高速串行信号的串扰，你会说它们的串扰在-40db以下，没什么影响。但是如果让你评估像DDR这种并行信号的串扰，你说DQ0和DQ1的串扰-30db，DQ1和DQ2的串扰-25db，DQ2和DQ3的串扰……你慢慢数，我先走了。

根据以往的经验，今天大家都会怀着无比沉重的心情来到公司上班，高速先生也表示深深的理解哈，所以今天的文章是非常的简洁而形象的，以便满足大家今天不想多动脑的欲望。记得前几篇文章提到过人工智能的话题，我们就接着说一点技术上的东西哈。在人工智能迅速冒起的热潮中，作为核心算力的DDR模块无疑出了一次很大的风头。因为在追求超大算力的情况下，人们对DDR的容量和速率要求越来越高。我们高速先生接触的算力卡一块比一块小，但是板内的DDR模块却有越来越多的趋势，动不动就上4通道、8通道，甚至更多。而且在颗粒数量不断提高的同时，我们要求的速率基本也越来越高，基本都是2400Mbps起步，最高的有做过3200Mbps的。加上板子密度越来越小，从我们这一年多以来接触的各种DDR的设计来看，可以毫不夸张的和大家说，现在DDR的设计难度可能已经超过了很多人的想象了……

再回到我们上面的一组DDR数据信号，对于他们而言就更复杂了，一组8根DQ加上DM信号都有着不同的码型，互相之间的串扰影响就导致了他们的眼图呈现出不同的延时和电平振荡了。其实理论可能很复杂，但是他的表现形式就是这样的。总之，对于像DDR这种并行信号的串扰，还是在时域的角度上去分析会更直观和有说服力。当然难度也摆在这里，你必须把整组信号乃至整个通道的信号一起分析，才能得到串扰影响的最大化。

所以呢，我们做了5mil甚至更小的等长和上面仿真波形的50ps来比，真的是很微不足道。实际上串扰在DDR模块里的确会有更为严重的影响，试想一下，我们在高速串行信号里面5mV的串扰都觉得非常大了，在DDR模块里居然能有上百mV。当然两者还是有很大差异的，高速串行信号的眼图裕量目前和DDR相比还是小很多，一般只有100mV以内，我们目前的DDR系统的高低电平的裕量有几百mV，而且DDR的速率也决定了走线的损耗基本对它没太大的影响。