EEPW论坛

SiC MOSFET器件的短路耐受能力，在高压和低压应用是有所不同的，在耐受时间上通常在‌2-7μs‌范围内。多数规格书标称的短路时间是供应商在评估器件初期，使用单管封装测试的，2-3μs;到模块封装，多芯片并联，搞个2μs差不多。与硅基器件相比，碳化硅器件的短路能力通常较弱。那这耐受时间够用吗?在多数应用场景下是足够‌，只是需要更懂的团队去用。

短路能量的密度不亚于这个场面，哈哈

1-短路失效的原因

热击穿。热点短路瞬间短路电流密度高达额定值(limited 500A/cm^2)的10倍，导致结温飙升，数微秒内把沟道/JFET 区域烧热点，引发芯片金属层熔融或栅极氧化层击穿，最终失效。

寄生BJT触发， 源极附近注入+高电流密度导致体二极管与P/N结构形成寄生三极管导通。

栅氧应力， 大电流+dv/dt 把栅氧置于高电场环境，尤其沟槽器件更敏感。

电感环路过冲， 封装/回路寄生L导致关断时Vds尖峰，叠加应力导致二次击穿。

不同封装下短路能力测试表现

2-短路能力限制因素：

2.1结温升高：短路期间，器件内部小范围内会产生大量的热，薄弱的cell最先发热，导致结温迅速升高。当温度超过器件的最大允许温度，就会导致器件失效;

2.2 温度分布不均：短路能量高度集中于器件正面区域(薄漂移层)，导致金属层、栅极氧化物等承受极大热应力;

2.3 电场强度：短路时，器件内部的电场强度可能接近碳化硅材料的击穿电场，从而导致器件损坏;

2.4 栅极氧化层可靠性：栅氧是MOSFET器件中的薄弱环节，容易受到高温和高电场的影响而发生击穿。

3- 提升短路能力的方法：

3.1、芯片设计优化

元胞结构优化，通过减小JFET区宽度、降低单元密度或在源极引入电阻退化手段来降低Isc，短路能力通常更强，代价是Vds略高。

P+局部屏蔽/栅下P-shield ：降低栅漏电容,抑制寄生BJT导通风险，减小栅氧边缘场强。

Kelvin源极：驱动回路与功率回路分离，抑制Miller注入，提升受控关断稳定性。

栅极可靠性设计，阈值电压控制在2.5–4V，避免过低导致误触发;集成栅极电阻抑制振荡，减少外部电路依赖。

确保等温等阻与对称布线的均流化时，更大结区/多芯片并联、

3.2、系统级保护增强：炸机前可靠检测并关断，Esc控制在器件可承受范围。

快速关断电路：DESAT设置很短的盲时(~200–400ns)，搭配快恢复二极管;VDS实时监测+低容值滤波电容(<1nF)抑制噪声。适度降低 Vgs,on(例如从+18V降到+15V/+12V)与增大Rg能明显降低 Isc(代价是开通损耗/导通电阻上升)。

驱动负压关断 :关断电压从0V降至-2V~-5V，可降低关断损耗35–40%，同时抑制米勒效应。避免故障关断过程中寄生导通。

保护电路优化‌：采用快速响应方案(如去饱和检测或分流电阻检测)，确保在2-3μs内关断器件;集成开尔文源极焊盘可提升响应精度。

3.3、 封装端的改善：Esc≈Vdc⋅Isc⋅tsc

散热路径优化：烧结银替代焊料，热阻降低30%;AMB替换DBC且材料均匀;确保温度传感器响应时间<热穿透时间。

金属系统强化，铜绑定线替代铝：载流能力提升2倍，延迟金属熔融，直接铜键合很难，可用DTS或solder clip互联降低热阻30%，和降低局部热集中，功率循环寿命提升3倍。

封装选型：低寄生布局如引线框架优化、引脚更短、引入引线并联)，达成低感封装，减少关断过冲。

4-测试与验证方法

单脉冲SC-SOA测试 ：两种典型短路，。

一类短路SC-I ：栅极已导通，直连短路;

二类短路SC-II ：开通瞬间直击短路(应力更大)。保证母线、占空、占空起始相位一致，可重复。

记录VDC、Isc、tSC、结温Tj。示波器要用差分探头与电流探头，带宽/接地方式可靠。

边界工况 ：低温(电流更大)与高温(余量更小)都要测;最大母线电压、最大直流链路电感条件下测。

判据 ：关断后漏电、Rds(on)漂移、栅漏电、波形是否出现振荡/再导通;必要时FA解封 SEM/OBIRCH 查热点。

5-总结

再厉害的器件也怕不会用，SIC MOSFET 的短路能力在芯片设计端的创新优化固然很重要，后端的封装设计、应用策略都对短路能力有着十分关键的影响。