EEPW论坛

CPLD与FPGA由于结构上的差异分别应用于控制密集型和数居密集型两 个方面，因当罗辑复杂时，常需多个CLB级联使用，而使DELAY成倍INCREASE， 而限制了其H.P.APPLICATION. 而近期Actel的SX FPGA系列具有了4ns的DELAY，FMAX可达320MHZ，再加上FPGA 本身的门数的优势，使得SX系列能容纳多个高性能的CPLD， For example,ＳＸ系列device can finish 25-bit decoding in 2ns. though Lattice的isp series device在CPLD的层次互连方面还可以， 但本身内部GLB之间的集总互连行式和GLB的笨重使其在高数实现复 杂的组合逻辑时DELAY无法最优，且目前的CPLD(ISP)的速度最高为 ２５０MHZ(LATTICE isp-2000E)此速度下的device门数太少（当然CPLD device 的门数最高也就５万左右?其APPLICATION可想而知， CPLD的厂商，怎样才好呢！