EEPW论坛

最新的电子时钟器件与过去的老式产品有着天壤之别，现代电子产品所采用的时钟器件更加精确，而且功能更加丰富。时钟器件是电路板上的重要器件之一，它决定着经过电路板的信号的节奏和精度，它在电子产品中无所不在，形状、尺寸和种类也多种多样，如高速、低速、低功率、低歪斜、多输出、单输出、单电压、多电压、零延迟、可编程等等，此外又可划分为面向内存、电信、网络设备、打印机、多媒体等应用的时钟产品。 不断发展中的时钟产品 影响这些时钟/定时器件发展的关键是什么呢？或许你的答案是“追求速度或者更快的数据率”，这并没错，因为这是双时钟生成器的需要，但多数客户更关心的问题却并不如此。“时钟设计领域中最关键的问题是抖动性能和成本。”模拟器件公司(ADI)的时钟与信号合成产品部资深销售经理Jeffry Keip说，“虽然速度、同步和功率等特点都很重要，而且在某些应用中可能特别令人关注，但是，更低的成本和更好的抖动性能将是众多客户普遍要求。” 该公司将推出的第一款专用时钟产品是AD9540，目前已经开始提供样品。批量为1,000个时的单价低于10美元，客户利用它可以把抖动降低至亚皮秒，LVPECL级的时钟信号可以高达650MHz。 飞思卡尔（Freescale）半导体公司的定时解决方案设计经理Bill Birch也表示：“由于系统的速度不断提高，抖动和脉冲相位差永远是时钟领域的热门话题。”Birch接着说道。“另外，越来越多的客户把差分时钟用于本地计时和时钟分配。对于内存应用来说，时钟正在从SDRAM向DDR1转移，而且将向DDR2转移。” 飞思卡尔率先推出了先进的时钟生成器，名为“智能动态时钟开关(IDCS)”，支持高级故障排除(fail-over)时钟设计。高有效性系统需要这种高级特性，以防止在主时钟源失效时发生系统崩溃。上述产品包括MPC9893、MPC9894和MPC9993。 据Birch介绍，为了提高系统的频率界限，飞思卡尔还推出了可编程的合成器，如MPC9229和MPC9230，它们允许逐步调高频率，一直达到目标水平。这就使得用户可以对自己的系统进分析和定位，以达到最佳可靠性。为了面向未来的内存时钟，该公司在今年5月份开始生产DDR2时钟的样品。 Pericom半导体公司的定时解决方案销售经理Sam Limoun认为，因应用而不同的抖动问题是时钟设计中的热门话题。他说：“由于定时空间变紧，抖动规格变小了。”赛普拉斯半导体公司也认为抖动是一个非常重要的问题，特别是当SerDes设计走向低端应用的时候。该公司专注于开发抖动低于10皮秒的时钟生成器和抖动低于1皮秒的缓冲器，并在努力将其时钟速度推向1GHz。 例如，该公司的CY2DP3110是一种低歪斜、低传播延迟器件，具有一个2/10差分扇出缓冲器。该器件采用硅锗工艺制造，具有优化的全差分内部架构，用于降低信号歪斜，其工作频率高达3GHz。 Exar公司的时钟产品策略销售经理Sergis Mushell认为对于时钟设计的要求实际上取决于它所面向的市场。他表示，面向PC应用的关键问题是需要双时钟生成器，以及高频率和低抖动性能。PC市场中新技术的发展，推动时钟设计人员开发灵活的生成器，在一个系统中包含更多的PLL；而在通讯市场，则需要支持多个I/O标准的时钟，如低电压差分信号(LVDS)、低电压正发射耦合逻辑(LVPECL)、低抖动时钟和低传输延迟缓冲器，以及输出歪斜较低的器件。Mushell还认为，面向通讯市场的时钟产品还需要开发新的特点，如静态相位补偿、动态相位补偿和半周抖动等。 Exar 推出的XRK4991 3.3/2.5V高速低电压可编程歪斜时钟缓冲器，具有一些强大的部件，如用户可选择控制系统时钟功能，所有输出歪斜小于100ps。8个单独的驱动器，排列成用户可选择的四对输出，每对都可驱动带有阻抗的终止传输线。其管脚与IDT的IDT5V991和赛普拉斯的CY7B991兼容。 “在通讯产业，有一种走向融合的趋势，许多功能和特点，如计算、网络、存储和安全等功能日益集成于一个平台之中。”IDT公司的通讯定时解决方案与电信产品销售主管Sean Fan表示，“这种趋势促使人们寻求一种定时解决方案，可以满足多个领域带来的新挑战。例如，电路板或者模块需要许多具有不同规格的不同频率；对于高可靠性的需求将要求系统支持冗余，这意味着定时器件必须支持多个参考和传递功能。” 新架构中时钟方案的选择 通讯产业出现新的架构是好事，因为这是对客户需求的响应。但是，它同时也给定时电路带来了新的挑战：在某些新架构中，串行总线开始代替传统的并行结构，而差分信号也在取代单端信号；内存架构开始转向DDR1，而且很快将变成DDR2；有些处理器和背板要求差分信号；这些架构同时要求两种类型的时钟，而串行总线要求低抖动、良好的频率稳定性和高速差分时钟。 飞思卡尔推出的MPC9850 QUICC clock，可以向处理器和总线时钟提供差分RapidIO/LVDS时钟和以太网时钟，所有时钟都来自一个单一的晶体。此外，飞思卡尔提供一系列差分时钟缓冲器，具有低抖动和异常的频率范围，采用PECL、LVDS、HSTL和SSTL等标准的I/O配置。 开发新架构以支持多个协议，需要反省以前常用的系统定时做法。IDT的Sean Fan表示：“如果把先进系统的定时器件当作简单的、孤立的器件选择，并在主要架构设计问题解决之后再考虑这方面的问题，就会发现这种方法并不象想象的那么管用。” IDT建议在进行总体设计的时候就评价它们的定时需求，如抖动参数和歪斜问题。Fan说：“定时就是一切，虽然这句话是老生常谈，但如果你对此不以为然，则定时问题可能影响复杂数字系统不能及时推向市场。” Exar的Mushell表示，为满足市场需求，需要采用更大的I/O时钟阵列，因为几乎没有可以满足所有平台的标准产品，“另外，需要采用不断发展的架构、时钟树和新器件，以满足种类繁多的I/O和电压，以及对时钟要求更加严格的越来越细分的市场。” ADI的Keip表示，通讯产业中的新型架构和新标准经常带来新的挑战，例如面向光学网络的SONET stratum时钟规格促进了对于以下时钟的需求：可以保持输出，甚至在参考消失之后也能保持输出的时钟以及可以补偿两个或多个冗余参考信号之间相位偏差的时钟。”他说，“随着这些需求的出现，时钟产品供应商在设计和开发产品时必须更加灵活和具有创新性。” 卓联半导体公司新近推出了两款针对H.110 和 Advanced TCA通信系统的新型数字锁相环（DPLL）芯片――ZL30102和ZL30105。新型DPLL技术提供了持续不断的时钟监控，可以在网络或系统内、抖动和漫游条件下使“主”和“副”时钟保持紧密相位对齐，从而在主时钟出现故障时能够通过手动或自动方式无缝切换到正常工作的辅助时钟。该公司网络通信部营销经理 Andy Turudic表示，该芯片的输出创造了业界最低抖动纪录，当抖动滤波设为 1.8 Hz时, 峰-峰抖动不到 0.6 ns。 时钟走进ASIC和FPGA IDT的Sean Fan 表示，ASIC和FPGA可以很好地满足各自市场和应用的需求，特别是在数据路径和控制逻辑方面。一般来说，设计人员希望专注于ASIC/FPGA提供的计划、调试和易测性等方面的功能。虽然似乎比较方便并具有成本效益，但把昂贵的和高性能的定时功能集成到ASIC和FPGA之中可能比较困难，而且充满风险。IDT的方法是提供标准的定时器件，补充ASIC和FPGA，允许设计人员专注于它们的增值活动。 处理器、控制器、ASIC和FPGA也面临定时问题。飞思卡尔的Bill Birch指出：“由于电路板和芯片之间的定时越来越困难，仍然需要单独的时钟。在小型系统中，一个单一的时钟或者晶体可能就是它所需要的一切，但在大型或者多电路板系统中，时钟子系统可能变得比较复杂，每个系统中需要许多时钟。”据他介绍，ASIC(或处理器)上的内部时钟推动了外部时钟性能的提高。它们确定占空比、抖动、频率和带宽等许多关键参数。 ADI的Jeffry Keip持有类似的观点。他说，FPGA和ASIC甚至无法接近亚皮秒级的抖动性能。但是，FPGA和ASIC的确能满足一些低端应用的需求。“可能受到ASIC和FPGA增加时钟功能影响的公司，将是在电脑主板和消费产品时钟方面投入巨资的公司。但是，在FPGA和ASIC上集成时钟将伴随很大的风险，因此我们预期它不会对任何时钟产品市场构成威胁。”他说。 Exar的Mushell也认同ADI等公司的看法，他认为目前在FPGA和ASIC中的嵌入式PLL在经济性、精确性和复杂性方面不如在电路板上分配时钟的分立定时器件。他说：“利用ASIC或者FPGA解决方案的成本较高，不适合用现有的引脚实现时钟功能。而且，在PCB中使用时钟需要强大的驱动器，而FPGA和ASIC并不具备这样的驱动器。总之，对于许多应用来说，在ASIC和FPGA中集成系统时钟分配功能并不经济。” 抖动方面的挑战 降低噪声和抖动是时钟设计中的关键问题。时钟通常涉及多个输出转换大型负载，这种转换能量加上电源/地线/IO上面的其它内部和外部系统噪声，是比较显著的抖动来源，此外还存在其它不太明显的噪声源。据Birch介绍，飞思卡尔的总体策略是解决这些不太明显的噪声源。该公司致力于使本公司产品造成的片上噪声最小化，并使其时钟对于任何噪声源都不敏感，不管是内部的还是外部的噪声。 “关于抖动来源甚至测量抖动的方法，不同的应用具有不同的要求。”IDT的Sean Fan表示。“了解终端应用的性能目标，如需要符合什么标准，是问题的关键。”除了为各种应用提供专用定时器件以外，IDT提供专用定时解决方案，以满足客户在其特殊应用中遇到的特殊需求。 例如，该公司的Stratum系列定时产品面向要求符合stratum级要求的通讯系统。IDT82V3155是增强型的T1/E1/OC3 WAN PLL，它包含一个数字相位锁相环(DPLL)，可以生成低抖动ST-BUS、19.44 MHz和155.52 MHz的时钟。IDT82V3155可以用于T1、E1和OC3系统，实现同步和定时控制，或者用作ST-BUS时钟和帧脉冲源。它还可以用于接入交换机、接入路由器、ATM边缘交换机、无线基站控制器或者IAD、PBXs、线路卡和SONET/SDH设备等。 理想的时钟/定时器件应该达到零抖动、零延迟和零发射。需要在这三个方面进行仔细平衡，以保证在解决其中的一个问题时，不会导致另外两个问题恶化。使用者可能需要给这些参数排定优先级，以提供能够最好地满足其系统需求的最适宜的解决方案。