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作者：Sophie Moulin,John Sweeney 基于StarCore的DSP解决方案脱颖而出，可以满足第三代无线通信和因特网基础设施通信市场的需求。 随着无线和有线网络逐步从话音和低速数据领域转移到高速多媒体应用，以及电路交换网络和分组交换网络的融合，OEM设计者发现自己面临着一些令人困惑、互相冲突的约束。一方面要求他们能够迅速捕捉越来越细化的市场机会，与此同时还要使其设计同时满足目前和未来的需求。例如，DSL和IP话音的设计不仅要符合业已存在的工业标准，还必须能够通过软件升级的方式支持未来对标准进行的修订。在无线领域，设备的设计者必须从今天的第二代（2G）网络出发，通过2.5G的过渡达到完全第三代（3G）的设计，与此同时他们还要尽量争取重复利用已有的软硬件资源。由于第三代无线频谱的经营许可证变得如此昂贵，如果无线运营商希望获得合理的投资回报，就需要其基础设备是足够灵活的，能够适应未来消费者的数据应用。 要使所设计的手持设备和基础设备（无线基站和交换机、电话局端设备、IP话音网关）既能满足未来的需要，又可以保护当前的投资，使用先进的硅芯片解决方案是唯一的途径。因此，为了尽快满足OEM厂商根据当前市场提出的需求，硅芯片制造商们正在采用诸如特定于应用的单芯片系统方法、先进的话音和数据算法支持、软件开发工具等方法来体现新的IC设计观念，以解决下面三个关键的基础设施设计问题： 高信道容量和低成本／低功耗／小面积的硅芯片：新的无线和有线标准比以往任何时候都要复杂，需要更强大的处理能力。例如，第三代基带信号处理的计算量相当于当前第二代基带处理的100倍。下一代的硅芯片将需要足够的计算能力以同时处理多个话音和高速数据通道，能够解码来自不同编译器的话音，能够在处理电路交换和分组交换的话音和数据的同时对多种增强的电话功能进行管理。如果一种硅芯片能够既提供高的信道容量，又能降低芯片上存储器和外围电路所占的面积，它就能提供性价比最佳的解决方案。而灵活的DSP体系结构能够提供优异的性能并且使成本降到最低。 尽量短的研发周期：过长的设计周期将成为无线系统设计者的丧钟。OEM厂商和系统运营商们都希望能够迅速适应市场的变化。因此，下一代的硅芯片必须具有以下支持条件：强大的C语言编译器、经过现场验证的应用软件、硬件和软件协同验证工具，以及全面的调试工具，只有这样才能将设计和测试的周期缩至最短。 灵活的体系结构：模块化的单芯片系统平台也是缩短研发周期和保护投资的重要因素。为了能够快速推出产品，下一代的硅芯片必须是模块化的，能够容易地修改外围电路或集成定制模块，而且在性能和功能上都具有可扩展性。 创新的体系结构 Agere Systems公司的设计者们开发出新的DSP平台StarProTM2000体系结构。这是一种多核芯的DSP芯片，具有共享存储器，以及高速、高带宽、支持事务分割的本地互连总线。StarProTM2000在实现巨大吞吐量的同时，还能提供良好的定义单芯片系统的方法，允许快速对芯片进行定制。 StarPro 2000芯片包括三个位于片上的SuperCore核芯。SuperCore包括SC140核芯和本地存储器子系统，后者是集成电路设计的关键部件，是与片上的互连总线的接口。该接口使SuperCore模块看上去类似于一个ASIC宏，可以很容易地被用于任何新的硅芯片设计。这种系统方法有助于缩短设计周期，降低设计风险。 SC140针对手持设备和基础通信应用进行了优化，包括四个乘法累加单元，四个通用算术逻辑单元，每个时期周期最多可发出并执行六条指令。在时钟速度为300MHz时，SC140最高可以每秒进行12亿次乘法累加运算。 StarPro 2000体系结构采取多核芯的共享存储设计方式，每个核芯需要以尽量短的延时访问其指令和数据空间以获得最优的吞吐量。SuperCore的本地存储子系统设计为8KB的程序高速缓存、8KB的数据高速缓存、16KB的数据缓冲区。16KB的数据缓冲区特别适合需要在大的存储区中随机访问数据的非传统的DSP算法。新的StarPro 2000体系结构中最令人感兴趣的特性之一是其300MHz、128位的专用Daytona总线。Daytona是一种分割事务总线，用于实现处理核芯和外围电路之间的高带宽连接。在必须处理大量并发请求的多处理器系统中，Daytona总线的设计可以通过消除总线阻塞来减少平均延迟。在Daytona和每个外部设备之间存在一个单独的总线桥。它提供了外设或ASIC到Daytona的接口。最长为128位的请求被发送到互连总线，并根据Daytona总线裁决的可编程优先级进行处理。Daytona还为单芯片系统提供灵活性。通过将Daytona桥设计在任何新的IP模块（DSP核芯、ARM或外设）中，新的模块可以被迅速组合到单芯片系统平台中。 硅片上的体系结构 StarPro 2000在一个芯片中嵌入三个SuperCore，从而集成了三个StarCore SC140核芯，另外还包括768 KB的片上共享存储器和具有DMA的应用专用芯片外围电路。所有这些元素都通过Daytona总线实现互连。片上所有可按字节寻址的存储器的地址空间对于片上所有的DSP和I/O单元都是可见的。三个相同的、具有DMA的片上串行接口单元（SIU）为话音和数据编码提供了绝对充足的带宽（在TDM模式下可达20 Mbps）。SIU具有一种"信道模式"，在这种模式下硬件能够在不增加软件开销的条件下单独控制128个信道帧中最多32个逻辑信道的开启或关闭。DMA控制器将自动地仅为当前处于激活状态的信道的缓冲区复制出/入数据。对于非激活状态的信道，DMA控制器将跳过其信道复制步骤，但是内存缓冲区的结构仍然保持不变。 StarPro 2000上的并行接口单元（PIU）是一个32位的无源接口，它将外部主机与片上的存储器和外围电路连接起来。在处理突发的数据传输时，I/O部件可以进行缓冲处理以便获得尽可能大的带宽。PIU的存储器映射包括所有的片上存储器和设备，以及所有通过外部存储器接口单元（MIU）相连的片外存储器或设备。PIU支持多种运行模式，包括异步模式和同步模式。 StarPro 2000还具有两个独立的片上MIU，其作用是提供与外部设备和存储器的接口。8个单独的DMA通道允许在没有主机干预的情况下实现存储器映射中任何位置之间的存储器-存储器数据传送。在第三代的基站应用中，两个MIU中的一个通常与一个ASIC芯片相连，另外一个连接到外部的存储器。这就消除了传统DSP经常遇到的一个瓶颈。StarPro 2000芯片上的所有部件（DSP核芯、存储器和外围电路）都桥接到Daytona总线。在定制芯片设计中，可以方便地增加或去除某些部件而无须重新设计整个芯片，这是因为基于桥的体系结构提供了深层次的缓冲功能和功能模块分隔。 性能与应用 StarPro 2000的时钟频率为300MHz，最大计算能力为每秒36亿次乘法累加运算，而全速工作时的功耗仅为1.5瓦。但是，为了便于使用它的设计师在进行实际设计时进行选择，任何一种复杂的DSP或单芯片系统设备都必须用实际的应用需求来衡量其性能。为了优化每信道的成本，DSP仅仅具有优异的MIPS和MMACS指标是不够的。它必须是有良好集成性的单芯片系统，建立在针对应用特点提出的体系结构的基础之上，因为归根到底DSP只是整个通信系统的一部分。