EEPW论坛

将数字信号处理和RF电路集成可以提高系统性能，降低功耗、成本和体积。本文分析了在高频设计中，深亚微米CMOS技术的发展趋势、局限性以及存在的问题，并讨论完全集成的低相位噪声PLL电路的设计和发展趋势，以及完全集成的上变频器的设计技术。 近年来，有关将CMOS工艺在射频(RF)技术中应用的可能性的研究大量增多。深亚微米技术允许CMOS电路的工作频率超过1GHz，这无疑推动了集成CMOS射频电路的发展。目前，几个研究组已利用标准的CMOS工艺开发出高性能的下变频器、低相位噪声压控振荡器(VCO)和双模数预分频器(prescaler)。这些研究表明，在无须增加额外器件或进行调整的条件下，可以设计出完全集成的接收器和VCO电路。低噪声放大器、上行转换器、合成器和功率放大器的深入研究，将可能设计出电信应用的完全集成收发器CMOS 射频电路。 无线通信及其应用技术的迅猛发展，很大程度上得益于无线通信中的数字编码和数字信号处理技术的引入。数字技术发展是高性能低成本CMOS技术发展的结果，因为CMOS技术使得在单块裸片上集成大量的数字功能成为可能。这样，利用先进的调制技术、复杂的解调算法，以及高质量的错误检测和纠错系统，其结果是产生了高性能无损耗的数字通信信道。 [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5F1.JPG[/img] 目前，数字技术发展以及无线市场的高速增长已经极大地改变了模拟收发器前端设备。前端设备是天线与无线收发器的数字调制解调器之间的接口，前端设备必须检测频率高达1GHz至2GHz微伏级的微弱信号。同时，还必须以相同的高频率发射功率在2W左右的信号。因此，这需要能在天线和A/D转换以及数字信号处理之间转换频带的高性能模拟电路，如滤波器、放大器和混频器。低成本和低功耗要求使得模拟前端设备成为未来射频设计的瓶颈，集成度的进一步提高将显著降低裸片大小、成本和功耗。在过去几年中，已经提出了许多进一步增强接收器、发送器和合成器集成度的不同技术。 在进一步提升集成度的同时，研究人员也力图采用CMOS工艺集成射频电路。虽然CMOS技术主要应用于数字电路的集成，但如果能在高性能模拟电路中应用CMOS技术，将使性能得到很大提高，其优势将更为明显：可在单块芯片上集成完整的收发器系统，即同一裸片上既集成模拟前端器件，又集成数字解调器。这种需求只能利用CMOS或BiCMOS工艺实现，BiCMOS工艺能提高模拟设计的性能，但成本也相应提高，这不仅因为单位面积的成本增加，而且需要为数字电路部分预留更大的芯片空间。随着在CMOS工艺上的投资远远超出双极性器件，普通CMOS工艺将逐步消除BiCMOS器件与采用深亚微米CMOS工艺的NMOS器件，甚至消除采用相同BiCMOS工艺的NMOS器件之间的性能差异。NMOS器件的ft参数将逐渐接近NPN器件的ft。 尽管多年前就展开了一些有关采用CMOS工艺的射频设计研究，但直到最近几年人们才真正关注实现该技术的可能性。目前，业界有几个研究组正从事该主题的研究。由于双极性器件固有的特性优于CMOS器件，因此一些研究人员认为射频CMOS只适用于具有较低性能标准，如ISM等低性能系统，或者可以通过改进CMOS工艺，如蚀刻电感器下面的基底来提高其性能。射频CMOS技术将可能采用普通的深亚微米工艺对高性能应用，如GSM、DECT和DCS1800中的收发器进行完全集成。 CMOS技术 [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5F2.JPG[/img] 出于对技术标准的不断提高以及实现更高集成度DSP电路的考虑，亚微米技术目前已被视为标准的CMOS技术。该技术的发展趋势甚至向深亚微米技术发展，如规格为0.1微米或更小的晶体管。而Ft接近100GHz的晶体管最近也出现在0.1微米的深亚微米工艺中。 然而，晶体管中的寄生电容，包括栅极-漏极交迭电容(gate-drain overlap capacitance)和漏极-体结电容(drain-bulk junction capacitance)延缓了深亚微米技术的发展。图1比较了不同技术的ft和fmax值，这清晰地说明了上述结论。与ft相比，fmax更为重要，因为fmax反映了实际配置中晶体管的速率极限。如图中所示，虽然ft快速增加，但对于实际的电路设计(fmax)，速度的提高却并不大。 最后，在最近的集成CMOS射频电路中很清晰地看到，不仅CMOS技术本身成为了制约因素，封装也同样如此。由于射频信号最终将来源于芯片，而且由于射频天线信号必须进入芯片，因此任何与ESD保护网络相连的PCB、封装引脚寄生电容将极大地影响，或使射频信号恶化。 接收器拓扑结构 超外差(heterodyne)或中频接收器是最常用的接收器拓扑结构。在中频接收器中，期望信号将下变频到相对较高的中频频率。采用高质量的无源带通滤波器可防止镜像信号在中频频率上与期望信号发生交迭。通过利用中频接收器拓扑结构，尤其是当采用多个中频级时可以实现极高的接收器性能。 由于每一级滤波都需要在芯片外实现，并采用分立的带通滤波器，因此中频接收器设计的主要问题是不能满足更高的集成度要求。这些分立的滤波器和带有大量引脚的接收器芯片提高了成本，而且功耗也很大(通常分立滤波器需要50Ω的驱动信号源驱动)。此外，在CMOS射频电路设计中，在1GHz的频率范围上输入/输出的问题也很严重。 作为中频接收器的替代方案，零差(homodyne)或零中频接收器可以实现极高的集成度。零中频接收器对通往基带的信号进行了直接、正交的下变频转换。期望信号将自身作为镜像信号，因此可以实现充分的镜像信号抑制，尽管信号抑制的正交精度有限。在理论上，零中频接收器中根本不需要分立的高频带通滤波器，可以实现完全集成的接收器，尤其是当下变频在单级中执行时。例如，直接从900MHz变换到基带信号。 与中频接收器相比，零中频接收器的缺点在于其较低的性能。零中频接收器对寄生基带信号非常敏感，如DC偏移电压以及由射频和LO自混频产生的串扰分量。这些缺点限制了零中频接收器在无线应用系统中的广泛使用，因此零中频接收器常用在低性能要求的应用中，如寻呼机和ISM中。在这些应用中，可以对编码进行扰码处理，因此可以插入高通滤波器，从而避免DC偏移问题。零中频接收器的另一个应用是用作中频-零中频混合接收器拓扑结构的第二级。通过采用由DSP实现的动态非线性DC纠错算法，零中频拓扑结构还可应用于高性能应用系统，如GSM和数字增强型无绳电话(DECT)中。 近年来，高性能要求的应用中也引入了新的接收器拓扑结构，如准中频(quasi-IF)或宽带中频接收器，以及低中频接收器。宽带中频接收器首先对中频频率进行正交下变频，接着再对基带进行正交下变频。信道选择则由中频频率处的第二级本地振荡器实现，这样有利于第一级本地振荡器保持固定的频率。然而，必须注意第一级正交下变频器的精度，因为任何相位误差都将导致镜像信号的抑制能力下降，这时就必须利用高频滤波器提高镜像信号抑制。此外，还需要较高的中频频率，以使中频频率与整个频带的比例足够高。否则，第二级VCO的可调节能力就必须非常大。另一方面，混频器第一级也不可能是真正的下变频混频器，因为下变频混频器仍然需要宽带输出带宽，而这正是产生系统噪声的一个缺点。另外，多级拓扑结构本身将产生更大的功耗。 顾名思义，低中频接收器将天线频率直接下变频为较低的中频，即在若干100kHz的频率范围内。下变频采用正交方式，而镜像信号抑制通常在下变频之后，在DSP中以较低的频率完成 。因此，低中频与零中频接收器紧密相关，低中频可完全集成并采用单级直接下变频，不需要高频镜像信号抑制滤波器。低中频和零中频两者的主要差别在于：低中频不用基带处理，因此完全不受寄生基带信号的影响，这样就克服了零中频接收器的主要缺点；零中频的缺点在于镜像信号完全不同于低中频接收器拓扑结构中的期望信号，但通过慎重选择中频频率，就足以利用带有低信号电平的邻近信道进行镜像信号抑制，可以达到3°的相位精度。 [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5F3.JPG[/img] 完全集成的CMOS下变频器 倍频器中最常用的一种拓扑结构就是带有交叉联结可变跨导差动级的倍频器。在CMOS工艺中，采用该拓扑结构及其相关结构，例如基于平方律的拓扑，只适用于高频系统。为避免产生畸变问题，拓扑结构必须具有较大的VGS-VT值或较大的源极衰减阻抗，但这将产生更大的功耗并引发噪声问题。可以通过在线性区域中，将带MOS晶体管的伪差分拓扑结构取代底端差分对结构来避免这一问题。CMOS下变频处理中经常用到对开关电容放大器进行二次采样的技术。在这里，MOS晶体管用作带有高输入带宽的开关，期望信号就通过这些开关进行通信。通过采用二次采样可以用较低频率的运算放大器实现这些结构。与中频频率相比，开关和开关电容电路的工作频率要低很多。此外，时钟抖动必须非常低，这样高频信号才能以足够高的精度进行采样。二次采样的缺点是，在采样频率处倍频器上的所有信号和噪声将与期望信号发生交迭。因此，有必要将高质量的高频滤波器与开关电容二次采样拓扑结构结合使用。 图2显示了以0.7微米CMOS工艺实现的完全集成正交下变频器的方框图。该变频器采用新开发的双正交结构，可以得到极高的正交精度，在很大的通频带中具有小于0.3°的相位精度，并不需要任何外部器件，也不需要对器件进行调整。应用于下变频器的拓扑结构建立在线性区域的NMOS晶体管基础之上。由于下变频器与虚地上的电容相结合，因而只需要低频率的运算放大器。在线性区域中采用MOS晶体管，能使RF和LO输入的线性度得到很大的提高，混频器的输入IP3将超过+45dBm。RF和LO输入的高线性度将有助于混频器处理非常高的IMFDR3电平，这样就不再需要任何高频滤波器。 合成器 本地振荡器负责在上变频和下变频器中进行正确的频率选择。由于目前的无线通信系统必须尽可能高效地利用频谱，因此信道总是排列得非常紧密。接收信道的期望信号电平可能非常小，而相邻的信道则可能具有非常大的信号电平，因此LO信号的相位噪声指标将非常高，因而频率合成器的设计非常关键。 同时，移动通信还要求器件的功耗低、成本低和重量轻。完全集成的合成器将能满足这些要求，而完全集成意味着采用标准的CMOS技术，并无需增加任何外部器件或工艺流程。通常，LO通过如图3所示的锁相环实现。其中压控振荡器和双模数预分频器(DMP)的设计必须满足严格的指标。 在以亚微米CMOS技术实现GHz VCO过程中，可有两种选择方案：环形振荡器或基于LC振荡回路谐振频率的振荡器。在该LC振荡回路中的电感器可以用有源电感或无源电感方式实现。研究表明，环形振荡器和有源LC振荡器的相位噪声与功耗成反比： [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5E1.JPG[/img] 因此，对于低功率、低相位噪声的VCO，唯一的可行解决方案就是带无源电感的LC振荡器。在此条件下，相位噪声将与功耗成正比： [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5E2.JPG[/img] 该振荡器唯一的缺点就是集成的无源电感。等式(2)表明，对于较低的相位噪声，即LC环路的等效串联阻抗R必须尽可能小。较低的阻抗也意味着较低的电路损耗，只需较低的功率即可补偿这些损耗。在大多数技术中，电容可以轻易获得，但由于阻抗R通常由电感的串联阻抗决定，因此电感的设计就尤为重要。电感的设计目前存在3种解决方案。 硅基底上的螺旋电感通常要承担由于基底而产生的大量损耗，这限制了可获取的Q值大小。最近，新开发的技术在后处理过程中能将螺旋线圈之下的基底蚀刻掉。但是，由于在IC的正常工艺之后需要引入额外的蚀刻过程，该技术并不适用于大规模生产。 为满足极低的相位噪声要求，需要对邦定线电感进行深入研究。由于邦定线的寄生感应系数约为1nH/mm，且串联阻抗极低，因此可以得到Q值很高的电感。IC技术总离不开邦定线，因此邦定线完全可被视为标准的CMOS技术的一部分。由4条接合线形成两个电感可与增强的LC振荡回路一起，实现噪声和功率的有效折衷。对于1.8GHz的载波，当频率偏移量为200kHz时，测量的相位噪声可低至-115dBc/Hz。在电源电压为3V时，功耗仅为24mW。但是，由于这种实现方案的性能并不能满足批量生产要求，因此业界很少采用这种解决方案。 最佳的解决方案是不做任何调整，直接在标准硅基底上采用螺旋线圈。当采用双极工艺实现时，将不会产生基底损耗，因为这种实现方法中，基底通常具有很高的阻值。大多数亚微米CMOS技术均采用高度掺杂的基底，因而基底具有很大的感应电流，这是导致高损耗的根源。通过有限元仿真研究这些低阻值基底的作用效果，这种分析在螺旋电感LC振荡器应用中，有助于得到优化的线圈设计。这种方案只有两层金属层可用，基底采用了高度掺杂工艺，产生的功耗仅为6mW，对于1.8GHz的载波，当频率偏移量为600kHz时，可获得-116dBc/Hz的相位噪声。 为设计高速双模数预分频器，目前业界已经开发出了可基于M/S触发器主输出和从输出之间90°的相位关系的新架构。该架构如图5所示。采用该架构，在24mW功耗和一个3V电源条件下，可以得到1.75GHz的输入频率，甚至还可以利用5V的电源得到2.5GHz的输入频率。 [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5F4.JPG[/img] 完全集成的VCO和双模数预分频器无需调整或后处理，即可在标准的CMOS工艺上集成完整的LO合成器，并符合现代通信规范。 RF CMOS上变频器 到目前为止，公开发表的文章中提及的大多是CMOS下变频混频器。直到最近，业界才提出了CMOS上变频器。在传统的双极收发器实现中，上变频和下变频混频器通常采用相同的四象限拓扑结构。但上变频和下变频器之间也存在一些本质的区别，通过研究这些区别可以优化专用混频器拓扑结构。 在下变频器拓扑结构中，两条输入信号都是高频信号，如GSM系统中的900MHz信号。而对于低中频或零中频接收器系统，输出信号则是最大为若干兆赫兹的低频信号。 上行变频混频器的设计则完全不同，高频本地振荡器和低频基带(BB)输入信号经过相乘，形成高频输出信号。所有这些进一步的信号处理必须在高频下进行，但当采用当前的深亚微米CMOS工艺时将相当困难，并将消耗很大的功率。此外，所有噪声信号，如交调分量和LO泄漏信号都必须低于期望信号电平，例如低于-30 dB的信号电平。 很多已公开CMOS的混频器拓扑结构均基于传统的具有交叉联结差动调节级的可变跨导倍频器。由于传统的双极性交叉联结差动调节级又基于双极性晶体管的线性跨导(translinear)特性构建，因此与之相对应的MOS器件只能在调制器或开关模式下有效地使用。较大的LO信号必须用来获得门限，这将导致极大的LO馈通(feedthrough)。在CMOS下变频器中，这已经成为一个难题。例如，对于-30dBm的馈通信号，LO输出信号的电平为-23dBm，这表明抑制的信号电平仅为-7dB。这将导致直接上变频拓扑结构出现非常严重的问题，而且通过对LO信号进行方波调制，第三阶谐波将具有30%的信号功率。噪声信号将只能通过附加的外部输出滤波器进行滤波。 上述问题可以通过在CMOS中对偏离线性区域的MOS混合晶体管中的电流进行线性调制加以解决。对于栅极电压V1+vin1、漏电压V2+vin2/2以及源电压V2-vin2/2，通过晶体管的电流可由下式计算： [img]http://www.eetchina.com/ARTICLES/2003FEB/A/0302A_DC_S5E3.JPG[/img] 当LO信号连接到栅极，基带信号连接到vin2时，由于等式(3)的第一项，电流将包含LO附近的频率分量；根据等式3第二项可知，电流还包含基带信号分量。根据上面的原理，可以得到采用标准CMOS技术的 1GHz上变频器。 所有不期望的测量信号均低于-30dBc。如果采用500Ω的片上负载，那么对于0dBm的LO信号就可实现-10dB转换增益。然而，传统的RF构件内联采用了50Ω的特性阻抗，这意味着CMOS发送器功能需要额外的功率预放大器，以得到外部高效率功率放大器组件的输入阻抗。对于现有的亚微米技术而言，预放大器构件仍是一个严重问题。用以实现900MHz完全集成收发器的典型双极性技术具有20GHz的截止频率。由于目前在高频应用中采用的亚微米技术具有较低的gm/I比率，因此CMOS预放大器的功耗将比双极性技术高至少20倍。然而，得益于CMOS技术的快速下行缩放，现有的CMOS构件实现表明，带有可接受功耗的整体CMOS收发器完全适用于极深亚微米CMOS。 本文结论 几个深亚微米技术研究组正致力于研究在RF电路实现CMOS技术的可能性。尤其是在新的接收器拓扑结构(如宽带中频和低中频拓扑结构)开发中，该技术与高线性下变频器相结合，无需添加外部滤波器或其它器件，就能为完全集成的下变频器开发铺平道路。 然而，由于现有亚微米技术的适中速度性能，必须设计出低噪声低功耗的电路。只要短信道效应不限制线性度和互调性能，深亚微米技术的发展将有助于实现这些目标。 性能低相位噪声、低功耗、完全集成的VCO电路已出现在CMOS中。虽然开始时遇到一些困难，但后处理技术通过将电感用作接合线，推动了标准CMOS技术的应用。现在，甚至已经出现了带有优化的集成螺旋电感的低相位噪声性能标准CMOS技术，而且无需任何后处理或对外部器件进行调整。这推动了完全集成的收发器电路的发展。 然而，由于通信系统通常是双向系统，因而也需要发送器电路。直到最近，具有适中输出功率的CMOS上行转换器才出现在公开发表的文章中。同样得益于深亚微米技术的发展，今后将有望实现具有可接受功耗的完全集成CMOS发送器电路。这推动了采用标准CMOS技术的完全集成收发器电路的发展。 作者： Michiel Steyaert M.Borremans, Katholieke大学