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验证技术领域正在发生激动人心的事情，Dataquest称之为“智能测试平台”的“统一验证”正变得越来越有希望。不过，有些用户认为需要先做一些更基本的事情，例如，先一致支持现有的Verilog 2001标准。 Cadence在www.EEdesign.com网站上发表的一篇白皮书中概述了他们关于统一验证的设想(vision)。该设想是先使用一种新型工具，即“功能虚拟原型”，它可从验证角度提供整个设计的高层视图(high-level view)，然后设计师对选择的模块适当地使用形式验证工具、HDL仿真器、模拟/混合信号仿真器、加速器以及覆盖工具，所有这些工具都采用一致的用户界面和测试平台生成环境。 可以说该设想是对Dataquest公司首席EDA分析家Gary Smith提出的“智能测试平台”的首次有益尝试，Smith的概念增加了分割功能，它有助于为每个模块选择最好的策略。 Synopsys公司也有类似的思路。负责企业应用和营销的高级副总裁Sanjiv Kaul最近预言，仿真、测试平台创建、覆盖以及分析工具的紧密集成在今年将可以“投入生产”。 同样激动人心的是，Kaul指出，即将面世的SystemVerilog 3.1可实现“设计和验证语言的统一”。Accellera预计这种统一语言会在6月发布，它包括了测试平台生成和声明功能，继承了Synopsys公司OpenVera的一些优点。 但可能有一些更基本的事情要先做。EDA业界资深分析家Richard Goering去年底对几个重要EDA用户做了关于今年期望的采访，其中两个用户告诉他，他们希望EDA业界能提供对Verilog 2001的支持。 “我最想要的首先是所有EDA供应商都实现Verilog 2001，并且他们都遵循LRM[语言参考手册]，”Elliptic Semiconductor公司的高级ASIC工程师兼IEEE 1364 Verilog标准委员会成员Anders Nordstrom表示。“如果EDA供应商连[Verilog 2001] IEEE标准都不能实现，我认为如果他们试图实现SystemVerilog，我们将看不到任何一致性。” “EDA行业在变革方面一直非常慢，”咨询公司The ASIC Group的总裁James Lee也指出，“许多EDA工具甚至都不支持[Verilog] 2001标准的所有功能。” Goering表示：“也许一种“智能”验证方法最好能从更好地支持现在已有的东西开始。”