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问 电路原理是这样的：PC104通过锁存器74HC573输出一些数据，然后这些数据通过变换去控制一些外部设备，但是现在有个问题就是，因为在PC104开机需要一些时间，在PC104开机的这段时间内，数据线上的数据是随机的，所以就可能会通过锁存器输出一些数据，从而使外部设备产生动作。不知道有没有好的办法使外部设备不产生动作或者能使开机的这段时间内不选中74HC573！ 答 1: 看看能否这样处理？在控制输出端接个RC电路，C接电源，R接地，让开机时573输出为高阻态，根据电路的需要在573输出端接上拉或下拉，以满足初态电平的要求。 答 2: 我已经试过了，还是不行！是这样，我在锁存器的C端接高电平，在/OC端接了RC电路，C接电源，R接地，但是开机之后/OC端还是由数据线上的数据决定为高或低电平，RC电路根本不起作用。 答 3: 使用74HC273 答 4: 74HC273最简单awey只解决了外在状态，没有解决573的内部状态，即其锁住的是什么状态
一旦高阻结束，随机状态又输出了

所以awey的办法还得跟软件结合：趁573回到低阻前赶紧写个确定值
或者573 G端状态也由软件直接控制，就更省事了 答 5: 楼主说的“还是不行”可能是因为没有处理好某些细节楼主说的“还是不行”可能是因为没有处理好某些细节问题。
1，RC的时间常数应该足够长，保证在PC104复位期间/OC端处于高电平。
2，PC104的软件在复位后必须立即对573做初始化工作，包括：根据控制逻辑的要求向573写入数据，然后将C端（CLOCK）设置成低电平，使573处于锁存状态。
我猜想楼主很可能是没有做到最后一项。

用273的好处是它自身有复位端，可保证开机后输出端都是低电平。但不知道楼主的控制逻辑是怎样的。如果恰好是用低电平去控制外部设备的，就不能用273了。
答 6: 用74HC273是最好的办法,初始都是0 答 7: 译码！PC104总线有一个信号叫做“BUS-ENABLE"，你需要使用这个信号进行译码。只有当允许PC104总线上的设备工作的时候，才认为数据线上的数据有效并锁存给下边的设备。

在第一次收到BUS_ENABLE之前，根据下边的设备的要求，选择上拉或下拉电阻确定状态。 答 8: 谢谢楼上的请问一下是不是在PC104启动的过程中，BUS-ENABLE信号一直输出为低，当PC104
工作之后允许总线上的设备工作时，PC104才输出为高。另外，BUS-ENABLE是不是就是PC104上的SBHE信号。 答 9: 对安全有要求的锁存,最好是建立可靠的二次使能机制.对安全有要求的锁存,最好是建立可靠的二次使能机制.使用抗干扰能力强的触发器/锁存器以及相关的抗干扰设计是必须的。
一个是硬件实现(例如启动延迟电路(POWERGOOD-DELAY,另一个是软件实现(来自主机的READY/ENABLE).并且注意初始状态的有效方式.一般建议使用低电平有效的方式.
或者添加沉余设计.成本控制严的就不能在硬件上放太多,得从总体考虑软硬并施了。

如果原理图不便公开,可以和我私下交流.QQ:780073

74LS/HC273 是异步清零的共时钟脉冲8D触发器寄存器.不是一般意义的锁存器.
The SN74LS273 is a high-speed 8-Bit Register. The register
consists of eight D-Type Flip-Flops with a Common Clock and an
asynchronous active LOW Master Reset.

在上电时CLR了273,直到主机执行对273的写入指令,273才有效输出.

74LS/HC373 是带输出使能的8路锁存器,3态输出.
[以下资料来自 ON Semiconductor]
The SN74LS373 consists of eight latches with 3-state outputs for
bus organized system applications. The flip-flops appear transparent
to the data (data changes asynchronously) when Latch Enable (LE) is
HIGH. When LE is LOW, the data that meets the setup times is
latched. Data appears on the bus when the Output Enable (OE) is
LOW. When OE is HIGH the bus output is in the high impedance state.
The SN74LS374 is a high-speed, low-power Octal D-type Flip-Flop
featuring separate D-type inputs for each flip-flop and 3-state outputs
for bus oriented applications. A buffered Clock (CP) and Output
Enable (OE) is common to all flip-flops. The SN74LS374 is
manufactured using advanced Low Power Schottky technology and is
compatible with all ON Semiconductor TTL families.

楼主似乎要补很多课：PC104总线标准，逻辑电路选型，电路抗干扰设计，工控…… 答 10: 90%是AEN没接入译码电路的问题AEN是控制DMA期间不影响外部地址译码的信号，如果不接，就会出现楼主的问题，还有类似接打印机出现乱码问题。是ISA总线应用中最容易犯错误的地方。