共2条
1/1 1 跳转至页
小弟不才,求教双限比较器电路
问
要求:模拟信号在大于某一值u1时输出高电平,小于某一值u2时输出低电平,(其中u1>u2)谢谢各位大侠。大家看看我的电路,有什么问题。
答 1:
图呢?
答 2:
看555时基内部电路图
答 3:
输入电压在u1、u2之间输出什么呢?
答 4:
电路连不上,不知怎么搞的u1和u2之间输出低电平,高频信号,我用放大器设计,不过每弄好,正郁闷这呢
答 5:
不就是个带滞回的比较器吗?
答 6:
基本方法是输入信号接到两个运放的+端和-端,然后把各自的-端和+端设置以一定的电压。运放的输出分别接,不连在一起。
你说的也可能是窗式比较器,MAX有单处比较器IC 答 7: 输出不接一起怎么行输出当然要接在一起啊,带滞回的比较器有两个门限电压吗?
要求:输入一模拟信号在大于某一值u1时输出高电平,小于某一值u2时输出低电平,处于u1和u2之间输出低电平(其中u1>u2),输出一方波信号。 答 8: 接不接一起只是用法的问题越限报警是不能接到一起的。我刚才没有看清,抱歉!!
根据你的描述,不就是大于某一电平输出高其余电平输出低吗?何必说得那么麻烦?---会直接导致做得复杂的。一个比较器就行了。
________
另,发帖尽量带图,有张图说明看帖舒服,人家看文字比较费力也容易误会,有时还影响人的积极性。 答 9: re要求:输入一模拟信号在大于某一值u1时输出高电平,小于某一值u2时输出低电平,处于u1和u2之间输出低电平(其中u1>u2),输出一方波信号。
你的叙述有问题吗?是不是可以不考虑u2,只要满足“输入一模拟信号在大于某一值u1时输出高电平”后面的条件是不是自然就满足了 答 10: 同向滞回比较器能满足要求吗同相滞会回比较器
高于上限电平U1输出高,低于下限电平U2输出低电平
当由低电平升高时,在高\低两个限之间的电平时输出低电平
当由高电平下降时,在高\低两个限之间的电平时输出高电平 答 11: 叙述有点错误,呵呵用同相滞会回比较器已经基本实现,该信号的横轴(0V点附近)有干扰,以及信号本身也会有干扰,同相滞会回比较器的参考电压,对系统有什么影响吗,怎么取值?
你说的也可能是窗式比较器,MAX有单处比较器IC 答 7: 输出不接一起怎么行输出当然要接在一起啊,带滞回的比较器有两个门限电压吗?
要求:输入一模拟信号在大于某一值u1时输出高电平,小于某一值u2时输出低电平,处于u1和u2之间输出低电平(其中u1>u2),输出一方波信号。 答 8: 接不接一起只是用法的问题越限报警是不能接到一起的。我刚才没有看清,抱歉!!
根据你的描述,不就是大于某一电平输出高其余电平输出低吗?何必说得那么麻烦?---会直接导致做得复杂的。一个比较器就行了。
________
另,发帖尽量带图,有张图说明看帖舒服,人家看文字比较费力也容易误会,有时还影响人的积极性。 答 9: re要求:输入一模拟信号在大于某一值u1时输出高电平,小于某一值u2时输出低电平,处于u1和u2之间输出低电平(其中u1>u2),输出一方波信号。
你的叙述有问题吗?是不是可以不考虑u2,只要满足“输入一模拟信号在大于某一值u1时输出高电平”后面的条件是不是自然就满足了 答 10: 同向滞回比较器能满足要求吗同相滞会回比较器
高于上限电平U1输出高,低于下限电平U2输出低电平
当由低电平升高时,在高\低两个限之间的电平时输出低电平
当由高电平下降时,在高\低两个限之间的电平时输出高电平 答 11: 叙述有点错误,呵呵用同相滞会回比较器已经基本实现,该信号的横轴(0V点附近)有干扰,以及信号本身也会有干扰,同相滞会回比较器的参考电压,对系统有什么影响吗,怎么取值?
共2条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
vscode+cmake搭建雅特力AT32L021开发环境被打赏30分 | |
【换取逻辑分析仪】自制底板并驱动ArduinoNanoRP2040ConnectLCD扩展板被打赏47分 | |
【分享评测,赢取加热台】RISC-V GCC 内嵌汇编使用被打赏38分 | |
【换取逻辑分析仪】-基于ADI单片机MAX78000的简易MP3音乐播放器被打赏48分 | |
我想要一部加热台+树莓派PICO驱动AHT10被打赏38分 | |
【换取逻辑分析仪】-硬件SPI驱动OLED屏幕被打赏36分 | |
换逻辑分析仪+上下拉与多路选择器被打赏29分 | |
Let'sdo第3期任务合集被打赏50分 | |
换逻辑分析仪+Verilog三态门被打赏27分 | |
换逻辑分析仪+Verilog多输出门被打赏24分 |