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pll 问一个pll与总线速度的问题

问
我用总线方式驱动一个lcd,想让显示速度快一些
所以就有了以下问题
1。只改config.h的几个地方行不行?即只改:
/* 系统设置, Fosc、Fcclk、Fcco、Fpclk必须定义*/
#define Fosc 11059200 //晶振频率,10MHz~25MHz,应当与实际一至
#define Fcclk (Fosc * 5) //系统频率,必须为Fosc的整数倍(1~32),且<=60MHZ
#define Fcco (Fcclk * 4) //CCO频率,必须为Fcclk的2、4、8、16倍,范围为156MHz~320MHz
#define Fpclk (Fcclk / 4) * 4 //VPB时钟频率,只能为(Fcclk / 4)的1 ~ 4倍
2。如果不行,是不是必须改pll的配置?
3。外部总线速度最快能达到多少?
谢谢!! 答 1: 自己顶没人知道吗? 答 2: re.通过第一步设置后,PLL就会自动配置为相对应的值(条件编译)。
通过提高CCLK和设置BCFGx寄存器可以改变外部总线的速度。
所以就有了以下问题
1。只改config.h的几个地方行不行?即只改:
/* 系统设置, Fosc、Fcclk、Fcco、Fpclk必须定义*/
#define Fosc 11059200 //晶振频率,10MHz~25MHz,应当与实际一至
#define Fcclk (Fosc * 5) //系统频率,必须为Fosc的整数倍(1~32),且<=60MHZ
#define Fcco (Fcclk * 4) //CCO频率,必须为Fcclk的2、4、8、16倍,范围为156MHz~320MHz
#define Fpclk (Fcclk / 4) * 4 //VPB时钟频率,只能为(Fcclk / 4)的1 ~ 4倍
2。如果不行,是不是必须改pll的配置?
3。外部总线速度最快能达到多少?
谢谢!! 答 1: 自己顶没人知道吗? 答 2: re.通过第一步设置后,PLL就会自动配置为相对应的值(条件编译)。
通过提高CCLK和设置BCFGx寄存器可以改变外部总线的速度。
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