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在DVCon设计与验证大会上，EDA业内人士对SystemVerilog表达了不同的看法。支持者认为SystemVerilog 3.1将为RTL芯片设计师提供一种统一的设计验证语言，但其他一些人则认为SystemVerilog只不过是增强版的Verilog语言，并认为该语言会与许多其它语言共存。 Synopsys公司坚决支持SystemVerilog 3.1(新思公司为这一新兴语言作出了很大的贡献)，并承诺今后还会提供仿真和综合方面的强有力支持。Cadence对此语言的热情则没有这么高，他们非常关心SystemVerilog 3.1与已有Verilog IEEE标准的兼容性问题。尽管SystemC与SystemVerilog之间必然存在一定程度的竞争性，但Synopsys与Cadence均会继续支持面向系统级设计的SystemC。Accellera标准组织正在同时开发SystemVerilog和另外一种专有规范(Property Specification)语言。 但芯片设计师们抱怨EDA供应商不支持已出台的Verilog 2001 IEEE标准。ASIC设计师、Sunburst设计公司总裁Cliff Cummings在DVCon大会上作了相关演讲，他指出大部分Verilog仿真器存在缺陷，并且不能与Verilog 2001相兼容。 几乎没有人置疑SystemVerilog是对Verilog的最大修正版。SystemVerilog 3.0现已得到Accellera的批准，但目前很少有工具支持它。该版本增加了抽象的类C数据类型、枚举类型、用户自定义类型、接口、结构和其它可用性特性。但具有实质性改变的是3.1版SystemVerilog，Accellera希望在6月举行的设计自动化会议(DAC)上推出这一新版语言。V3.1版增加了一个“声明(assert)”构造、来源于Synopsys公司OpenVera语言的测试平台生成功能以及一个直接的C语言接口和用于验证的内嵌类。SystemVerilog 3.1还可以兼容Accellera的专有规范语言。 由此便产生了能够同时处理设计与验证的单一语言构想。Synopsys公司主席兼CEO Aart de Geus在DVCon的主题演讲中表示，SystemVerilog将有助于在合理的时间内消除设计与验证之间的鸿沟。“我相信现在就是开创‘为验证而设计’时代的极好机会。”他指出。 虽然EDA产业过去被划分为VHDL和Verilog两大阵营，他表示，但目前EDA业界似乎趋向于支持一种语言，那就是SystemVerilog。De Geus透露，Synopsys计划在今后一年内提供支持SystemVerilog 3.1的综合工具。 Sutherland HDL总裁、咨询师Stu Sutherland也提交了一篇论文，阐述了SystemVerilog 3.1是如何用单一语言统一设计与验证的。 但一种语言真的能同时适应设计与验证使用吗？“设计与验证语言具有不同的功能，”Cadence公司高级结构师Erich Marschner指出，“它们有完全不同的要求。” Verisity公司高级技术副总裁Mike McNamara认为SystemVerilog作为“单一语言”就像世界语与Ada编程语言一样是不现实的。“SystemVerilog如何避免试图成为适合每个人使用的单一语言所导致的缺陷呢？”他问道，“设计与验证是两回事，只有用不同的语言才能达到各自最好的效果。” Accellera主席、Model技术公司战略开发部总监Dennis Brophy表示，他的客户需要各种方法，包括SystemVerilog、Verisity公司的“e”语言、OpenVera、Cadence公司的Testbuilder库专有规范语言等。 Cadence公司系统验证部营销副总裁Mitch Weaver透露，该公司今后将继续支持Verilog IEEE 1364标准和SystemVerilog 3.1。但他同样表达了对这二个标准之间不兼容问题的担心。这些问题包括变量初始化、“posedeg”和“negedge”构造语义、记录类构造、接口与各种关键词处理等方面的不一致性。 其它一些EDA供应商，如明导资讯、Axis Systems、@HDL、Aldec、Novas、SynaptiCAD 和0-In设计自动化公司承诺会大力支持SystemVerilog 3.0或3.1。Synopsys公司透露支持其VCS仿真器的SystemVerilog 3.0已经有早期的支持者在使用。 与此同时，SystemC支持者在会上宣传说SystemC语言已经被广泛使用于系统级建模和快速仿真。SystemC语言最近又加入了一个验证库，因此比SystemVerilog具有更强的竞争性。 “我们正在努力避免发生语言之战。”Open SystemC组织主席Stan Krolikoski表示，“这两种语言有各自不同的用户群，当然有些用户必须从中做出选择。” 对ASIC设计师Cummings来说，所关心的问题不是SystemVerilog对阵SystemC，而是与Verilog 2001的兼容性问题。在5个主要仿真器上做的兼容性测试表明，没有一个Verilog 2001子集能被所有的供应商可靠地支持，Verilog 2001标准中有些性能甚至没有一家供应商已经实现。 Cummings呼吁EDA供应商“支持Verilog 2001中的易用性”，如ANSI-C形式的端口、指定的参数传递、逗号隔开的敏感量列表和属性。他要求实现1996年小组会议中被列为最高优先级的五大增强功能，包括“生成”语句、多维阵列、更好的文件I/O、重入任务和函数以及改进的配置控制。 作者: 葛立伟