共2条
1/1 1 跳转至页
verilog 【请教】verilog 延时问题
问
initial
forever #10 CLK=~CLK;
always@(CLK) begin
#18 clk1<=CLK;
clk2<=#18 CLK;
end
clk1 和 clk2得波形很不一样,这是为什么呢?
如果延时不超过半个周期的话,clk1和clk2的波形就是一致的。
谢谢大虾的帮助。
虽然延时在综合时会被忽略,但这个问题思考不出来,憋着难受。望各位能帮帮小弟。 答 1: 语句内部延时和语句间延时#18 clk1 <=CLK;
这句的意思是先过18个延时单位后CLK赋值给clk1;
clk2<=#18 CLK;
这句话的意思是先得到CLK之后再经过18个单位的延时再赋值给clk2 ; 答 2: 谢谢clk1: 一直是高电平 CLK初始电平是0
clk2:延迟18个单位后的CLK波形
还是没法解释clk1的变化
谢谢XiangLiwei 答 3: 上升沿有效18个延时后不是高电平。
应该学学verilog 对应 电路 的基本知识。
forever #10 CLK=~CLK;
always@(CLK) begin
#18 clk1<=CLK;
clk2<=#18 CLK;
end
clk1 和 clk2得波形很不一样,这是为什么呢?
如果延时不超过半个周期的话,clk1和clk2的波形就是一致的。
谢谢大虾的帮助。
虽然延时在综合时会被忽略,但这个问题思考不出来,憋着难受。望各位能帮帮小弟。 答 1: 语句内部延时和语句间延时#18 clk1 <=CLK;
这句的意思是先过18个延时单位后CLK赋值给clk1;
clk2<=#18 CLK;
这句话的意思是先得到CLK之后再经过18个单位的延时再赋值给clk2 ; 答 2: 谢谢clk1: 一直是高电平 CLK初始电平是0
clk2:延迟18个单位后的CLK波形
还是没法解释clk1的变化
谢谢XiangLiwei 答 3: 上升沿有效18个延时后不是高电平。
应该学学verilog 对应 电路 的基本知识。
共2条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
与电子爱好者谈读图四被打赏50分 | |
与电子爱好者谈读图二被打赏50分 | |
【FRDM-MCXN947评测】Core1适配运行FreeRtos被打赏50分 | |
【FRDM-MCXN947评测】双核调试被打赏50分 | |
【CPKCORRA8D1B评测】---移植CoreMark被打赏50分 | |
【CPKCORRA8D1B评测】---打开硬件定时器被打赏50分 | |
【FRDM-MCXA156评测】4、CAN loopback模式测试被打赏50分 | |
【CPKcorRA8D1评测】--搭建初始环境被打赏50分 | |
【FRDM-MCXA156评测】3、使用FlexIO模拟UART被打赏50分 | |
【FRDM-MCXA156评测】2、rt-thread MCXA156 BSP制作被打赏50分 |