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verilog 【请教】verilog 延时问题

院士
2006-09-17 18:14:16     打赏
verilog 【请教】verilog 延时问题



关键词: verilog     请教     延时     问题    

院士
2006-12-22 22:43:00     打赏
2楼
问 initial
forever #10 CLK=~CLK;

always@(CLK) begin
#18 clk1<=CLK;
clk2<=#18 CLK;
end

clk1 和 clk2得波形很不一样,这是为什么呢?
如果延时不超过半个周期的话,clk1和clk2的波形就是一致的。

谢谢大虾的帮助。
虽然延时在综合时会被忽略,但这个问题思考不出来,憋着难受。望各位能帮帮小弟。 1: 语句内部延时和语句间延时#18 clk1 <=CLK;
这句的意思是先过18个延时单位后CLK赋值给clk1;

clk2<=#18 CLK;
这句话的意思是先得到CLK之后再经过18个单位的延时再赋值给clk2 ; 2: 谢谢clk1: 一直是高电平   CLK初始电平是0
clk2:延迟18个单位后的CLK波形

还是没法解释clk1的变化

谢谢XiangLiwei 3: 上升沿有效18个延时后不是高电平。
应该学学verilog 对应 电路 的基本知识。

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