EEPW论坛

5.3 多输出门
　　多输出门有:
buf not
　　这些门都只有单个输入，一个或多个输出。如图5-3所示。这些门的实例语句的基本语法如下:
multiple_output_gate_type
[instance_name] (Out1, Out2, . . . OutN ,InputA);
最后的端口是输入端口，其余的所有端口为输出端口。

　　例如:
buf B1 （Fan [0]，Fan [1]，Fan [2]，Fan [3]，Clk）;
not N1 （PhA，PhB，Ready）;
在第一个门实例语句中，Clk是缓冲门的输入。门B1有4个输出：Fan[0]到Fan[3]。在第二个门实例语句中，Ready是非门的唯一输入端口。门N1有两个输出：PhA和PhB。
这些门的真值表如下所示：

5.4 三态门
　　三态门有:
bufif0 bufif1 notif0 notif1
这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：
tristate_gate[instance_name] (OutputA, InputB,ControlC);
　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。参见图5-4。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif1，若控制输入为0，则输出为z。对于notif0，如果控制输出为1，那么输出为z；否则输入数据值的非传输到输出端。对于notif1，若控制输入为0；则输出为z。

　 例如:
bufif1 BF1 （Dbus，MemData，Strobe）；
notif0 NT2 (Addr, Abus, Probe);
当Strobe为0时，bufif1门BF1驱动输出Dbus为高阻；否则MemData被传输至Dbus。在第2个实例语句中，当Probe为1时，Addr为高阻；否则Abus的非传输到Addr。
下面是这些门的真值表。表中的某些项是可选项。例如， 0 /z表明输出根据数据的信号强
度和控制值既可以为0也可以为z，信号强度在第1 0章中讨论。

5.5 上拉、下拉电阻
　　上拉、下拉电阻有： pullup pulldown
　　这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。门实例语句形式如下：
pull_gate[instance_name] (OutputA);
门实例的端口表只包含1个输出。例如：
pullup PUP (Pwr);
此上拉电阻实例名为PUP，输出Pwr置为高电平1。
5.6 MOS开关
　　MOS开关有：
cmos pmos nmos rcmos rpmos rnmos
　　这类门用来为单向开关建模。即数据从输入流向输出，并且可以通过设置合适的控制输入关闭数据流。pmos(p类型MOS管)、nmos(n类型MOS管)，rnmos(r代表电阻)和rpmos开关有一个输出、一个输入和一个控制输入。实例的基本语法如下：
gate_type[instance_name] (OutputA, InputB, ControlC);
第一个端口为输出，第二个端口是输入，第三个端口是控制输入端。如果nmos和rnmos开关的控制输入为0，pmos和rpmos开关的控制为1，那么开关关闭，即输出为z；如果控制是1，输入数据传输至输出；如图5-5所示。与nmos和pmos相比，rnmos和rpmos在输入引线和输出引线之间存在高阻抗(电阻)。因此当数据从输入传输至输出时，对于rpmos和rmos，存在数据信号强度衰减。信号强度将在第10章进行讲解。

　　例如：
pmos P1 (BigBus, SmallBus, GateControl);
rnmos RN1 (ControlBit, ReadyBit, Hold);
　　第一个实例为一个实例名为P1 的pmos开关。开关的输入为SmallBus，输出为BigBus，控制信号为GateControl。
这些开关的真值表如下所示。表中的某些项是可选项。例如， 1 /z表明，根据输入和控制
信号的强度，输出既可以为1，也可以为z。

　　CMOS(MOS求补)和RCMOS(CMOS的高阻态版本)开关有一个数据输出，一个数据输入和两个
控制输入。这两个开关实例语句的语法形式如下：
(r)cmos [instance_name](OutputA, InputB, Ncontrol, PControl);
第一个端口为输出端口，第二个端口为输入端口，第三个端口为n通道控制输入，第四个端口为是P通道控制输入。cmos(rcmos)开关行为与带有公共输入、输出的pmos（rpmos）和nmos(rnmos)开关组合十分相似。

5.7 双向开关
　　双向开关有：
tran rtran tranif0 rtranif0 tranif1 rtranif1
这些开关是双向的，即数据可以双向流动，并且当数据在开关中传播时没有延时。后4个开关能够通过设置合适的控制信号来关闭。tran和rtran开关不能被关闭。
　　tran或rtran(tran 的高阻态版本)开关实例语句的语法如下：
(r)tran [instance_name] (SignalA, SignalB );
端口表只有两个端口，并且无条件地双向流动，即从SignalA向SignalB，反之亦然。
　　其它双向开关的实例语句的语法如下：
gate_type[instance_name] (SignalA, SignalB, ControlC);
前两个端口是双向端口，即数据从SignalA流向SignalB，反之亦然。第三个端口是控制信号。如果对tranif0和tranif0，ControlC是1；对tranif1和rtranif1，Controlc是0；那么禁止双向数据流动。对于rtran、rtranif0和rtranif1，当信号通过开关传输时，信号强度减弱。
5.8 门时延
　　可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带有时延定义的门实例语句的语法如下：
gate_type [delay][instance_name](terminal_list);
时延规定了门时延，即从门的任意输入到输出的传输时延。当没有强调门时延时，缺省的时延值为0。
　　门时延由三类时延值组成：
　　1) 上升时延
　　2) 下降时延
　　3) 截止时延
　　门时延定义可以包含0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下，各种具体的时延取值情形。

　　注意转换到x的时延(to_x)不但被显式地定义，还可以通过其它定义的值决定。
　　下面是一些具体实例。注意Verilog HDL模型中的所有时延都以单位时间表示。单位时间与实际时间的关联可以通过`timescale编译器指令实现。在下面的实例中,
not N1 (Qbar, Q);
因为没有定义时延，门时延为0。下面的门实例中，
nand #6 (Out, In1, In2);
所有时延均为6，即上升时延和下降时延都是6。因为输出决不会是高阻态，截止时延不适用于与非门。转换到x的时延也是6。
and #(3,5) (Out, In1, In2, In3);
在这个实例中，上升时延被定义为3，下降时延为5，转换到x的时延是3和5中间的最小值，即3。在下面的实例中，
notif1 #(2,8,6) (Dout, Din1, Din2);
上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。
　　对多输入门（例如与门和非门）和多输出门(缓冲门和非门)总共只能够定义2个时延(因为输出决不会是z)。三态门共有3个时延，并且上拉、下拉电阻实例门不能有任何时延。
min:typ:max时延形式
门延迟也可采用min:typ:max形式定义。形式如下：
minimum: typical: maximum
　　最小值、典型值和最大值必须是常数表达式。下面是在实例中使用这种形式的实例。
nand #(2:3:4, 5:6:7) (Pout, Pin1, Pin2);
选择使用哪种时延通常作为模拟运行中的一个选项。例如，如果执行最大时延模拟，与非门单元使用上升时延4和下降时延7。
　　程序块也能够定义门时延。
5.9 实例数组
　　当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语句中使用)。这种情况的门描述语句的语法如下：
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的两个常量表达式。左界不必大于右界，并且左、右界两者都不必限定为0。示例如下。
wire [3:0] Out, InA, InB;
. . .
nand Gang [3:0] (Out, InA, InB);
带有范围说明的实例语句与下述语句等价：
nand
Gang3 (Out[3], InA[3], InB[3]),
Gang2 (Out[2], InA[2], InB[2]),
Gang1 (Out[1], InA[1], InB[1]),
Gang0 (Out[0], InA[0], InB[0]);
注意定义实例数组时，实例名称是不可选的。

5.10 隐式线网
　　如果在Verilog HDL模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：
`default_nettype net_type
例如：
`default_nettype wand
根据此编译指令，所有后续未说明的线网都是wand类型。
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。
5.11 简单示例
　　下面是图5-7中的4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语句中没有指定实例名。
module MUX4x1 (Z,D0,D1,D2,D3,S0,S1);
output Z;
input D0,D1,D2,D3,S0,S1;
and (T0,D0,S0bar,S1bar),
(T1,D1,S0bar,S1),
(T2,D2,S0,S1bar),
(T3,D3,S0,S1),
not (S0bar,S0),
(S1bar,S1);
or (Z,T0,T1,T2,T3,);
endmodule
如果或门实例由下列的实例代替呢?
or Z (Z,T0,T1,T2,T3); //非法的Verilog HDL表达式。
注意实例名还是Z，并且连接到实例输出的线网也是Z。这种情况在Verilog HDL中是不允许的。在同一模块中，实例名不能与线网名相同。
5.12 2-4解码器举例
　　图5-8所示的2-4解码器电路的门级描述如下：
module DEC2×4 (A,B,Enable,Z);
input A,B,Enable;
output [0:3] Z;
wire Abar, Bbar;
not # (1,2)
V0 (Abar,A),
V1(Bbar, B);
nand # (4,3)
N0 (Z[3], Enable, A,B),
N1 (Z[0], Enable, Abar,Bbar),
N2 (Z[1], Enable, Abar,B),
N3 (Z[2], Enable, A,Bbar),
endmodule
5.13 主从触发器举例
　　图5-9所示的主从D触发器的门级描述如下：
module MSDFF (D,C,Q,Qbar);
input D,C;
output Q,Qbar;
not
NT1 (NotD,D),
NT2 (NotC,C),
NT3 (NotY,Y);
nand
ND1 (D1,D,C),
ND2 (D2,C,NotD),
ND3 (Y,D1,Ybar),
ND4 (Ybar,Y,D2),
ND5 (Y1,Y,NotC),
ND6 (Y2,NotY,NotC),
ND7 (Q,Qbar,Y1),
ND8 (Qbar,Y2,Q);
endmodule
5.14 奇偶电路
　　9位奇偶发生器门级模型描述如下：
module Parity_9_Bit (D, Even,Odd);
input [0:8] D;
output Even, Odd;
xor # (5,4)
XE0 (E0,D[0],D[1]),
XE1 (E1,D[2],D[3]),
XE2 (E2,D[4],D[5]),
XE3 (E3,D[6],D[7]),
XF0 (F0,E0,E1),
XF1 (F1,E2,E3),
XH0 (H0,F0,F1),
XEVEN (Even, D[8], H0);
not #2
XODD (Odd, Even);
endmodule
习题
1. 用基本门描述图5-11显示的电路模型。编写一个测试验证程序用于测试电路的输出。使用所有可能的输入值对电路进行测试。
2. 使用基本门描述如图5-12所示的优先编码器电路模型。当所有输入为0时，输出Valid为0，否则输出为1。并且为验证优先编码器的模型行为编写测试验证程序。