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如何用VHDL写Testbench(分享)

高工
2009-12-18 20:29:01    评分

                                                                如何用VHDL写Testbench
        VHDL作为硬件描述语言,可以实现仿真测试,包括RTL门级仿真和布线布局后仿真。通过仿真,可以很容易验证VHDL程序以及其描述硬件的正确性。本章将讲述如何建立VHDL程序的仿真模型和平台,以及VHDL语言的具体仿真过程。

        做仿真,Testbench是王道。个人觉得还是用Verilog写比较方便。

中文PDF,共15页

文件比较大,压了5个包。
如何用VHDL写TESTBENCH.part1.rar
如何用VHDL写TESTBENCH.part2.rar
如何用VHDL写TESTBENCH.part3.rar
如何用VHDL写TESTBENCH.part4.rar
如何用VHDL写TESTBENCH.part5.rar




关键词: 何用     Testbench     分享    

菜鸟
2010-01-12 16:53:17    评分
2楼
谢谢啊,下载看看。。

工程师
2010-01-14 11:54:16    评分
3楼
正在学习VHDL,非常感谢!

专家
2010-01-15 09:22:31    评分
4楼

支持一下!


菜鸟
2010-02-02 18:53:40    评分
5楼
我在学verilog,还没有弄清楚testbench怎么写,头疼中

菜鸟
2010-02-03 19:03:03    评分
6楼

我也正需要写这个,谢谢哈。


菜鸟
2010-04-14 15:21:56    评分
7楼
楼主太好了

菜鸟
2010-04-14 15:22:23    评分
8楼
xiexielouzhu

菜鸟
2010-04-14 15:22:42    评分
9楼
zaiciganxie

菜鸟
2010-04-26 21:47:25    评分
10楼

下载中


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