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1.语法的注意点
 （1）在Verilog模块中，所有的过程块（如initial、always）、连续赋值语句、实例引用都是并行的；
 小数点两侧必须有数字
（2）wire型变量：通常用来表示单个门驱动或连续赋值语句驱动的连线型数据。
     wire 型变量常用来表示以assign语句赋值的组合逻辑信号。
     输入/输出信号缺省时自动定义为wire 型。
     对综合器而言， wire 型信号的每一位可以取0，1，X或Z中的任意值。
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（3）寄存器型数据和连线型数据的区别：寄存器型数据保持最后一次的赋值。而连线型数据需有持续的驱动。
     寄存器型数据对应的是具有状态保持作用的硬件电路，如触发器、锁存器等。
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（4）过程块
     1.所有的赋值信号都是reg类型
     2.组合逻辑的所有输入信号都要作为“信号名” 出现在敏感信号表达式中。如果敏感列表中没有列出，就会差生一个
     锁存器，因为所有信号的变化不会引起赋值的变化
     3.不恰当使用always语句而产生仿真死锁的情况。特别是使用always的循环性来产生时钟。
     4.赋值的时候：
       对一个REG变量只能出现在一个ALWAYS里面
       对信号赋值为BX，综合器器把它无关状态，因而生产的电路最优化
     5.在设计中必须保证复位的正确执行
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     initial过程块的使用主要是面向功能模拟的，通常不具综合性。
     /////////////////////////////////////2009-3-10 21:13:57
（5）在使用条件语句时，应注意列出所有条件分支，否则编译器认为条件不满足时，会引进一个触发器保持原值。
在组合电路中应避免这种隐含触发器的存
      case语句的最后一个状态最好设置为X，因为硬件电路进行初始化后进入的状态是不确定的。
（6）
进程只有两种状态：执行、等待。
进程一般有敏感信号的变化来启动。
进程内部的语句是顺序执行的。
多进程之间是并行执行的，与进程在程序中的位置无关。
进程之间的通信是由信号来传递的。


2.编程概要

1.时序电路的搭建，用非阻塞
2.所存电路的搭建用非阻塞
3.在ALWAYS块里面组合逻辑时，用阻塞赋值
4.在always模块里面建立时序和组合逻辑时用非阻塞
5.在always里面不能即用非阻塞也用阻塞
6.不能在不同的always块中为同一变量赋值
7.在赋值时，不要使用#延时
8.对同一变量的时候，不能用2中方式赋值

 可综合模型的结构
   
如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器
转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。
    虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。
   
（1）所有综合工具都支持的结
构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，
default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，
notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，
operators，output，parameter。
    （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
    （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，
repeat，task，while。
    因此，要编写出可综合的模型，应尽量采用所有综合工具都支持的结构来描述，这样才能保证设计的正确性和缩短设计周期。
 
建立可综合模型的原则
    要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
    （1）不使用初始化语句。
    （2）不使用带有延时的描述。
    （3）不使用循环次数不确定的循环语句，如forever、while等。
    （4）不使用用户自定义原语（UDP元件）。
    （5）尽量使用同步方式设计电路。
    （6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
    （7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
    （8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
    （9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
    （10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
    （11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
    （12）避免混合使用上升沿和下降沿触发的触发器。
    （13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
    （14）避免在case语句的分支项中使用x值或z值。
 
阻塞与非阻塞
   
建议在时序逻辑建模时使用非阻塞式赋值。因为对于阻塞式赋值来说，赋值语句的顺序对最后的综合结果有着直接的影响，设计者稍不留意就会使综合结果与设计本
意大相径庭。而如果采用非阻塞式赋值，则可以不考虑赋值语句的排列顺序，只需将其连接关系描述清楚即可。如下面的模型：
     always @ （posedge clkA）   //Label  AwA
         … = DataOut；              //读DataOut的值
 
     always @ （posedge clkA）   //Label  AwB
         DataOut <= …；        //采用非阻塞式赋值
    如果将上述模型改为阻塞式赋值“DataOut =
…”，按照程序中的书写顺序模拟这些always语句，在clkA上升沿处，always语句AwA读取了DataOut的当前值，然后always语句
AwB再向DataOut赋新值。如果颠倒了这两条always语句的顺序（或仿真器选择重新排定这两条always语句的执行顺序），那么先执行
always语句AwB，导致零时间内将新值赋给DataOut，随后always语句AwA读取的便是更新后的DataOut值。这看起来是由于
always语句都可以执行时，向DataOut的赋值是在零时间内发生并完成的。因此根据先执行哪一条always语句，AwA中读取的DataOut
值可能是其原值，也可能是其新值。
   
使用非阻塞赋值就可以消除这种仿真行为的依赖性，这时，读取DataOut发生在当前时刻，而在当前仿真周期结束时（即所有的变量读取都已完成）才将新值
赋给DataOut。这样上述模型的行为不再受always语句执行顺序的影响。因此，在某条always语句内对变量赋值而在该always语句外读取
变量，那么赋值语句应是非阻塞式赋值。