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FPGA/CPLD设计思想与技巧之串并转换

高工
2013-07-19 16:57:11    评分

串并转换是FPGA设计的一个重要技巧,它是数据流处理的常用手段,也是面积与速度互换思想的直接体现。

  串并转换的实现方法多种多样,根据数据的排序和数量的要求,可以选用寄存器、RAM等实现。前面在乒乓操作的图例中,就是通过DPRAM实现了数据流的串并转换,而且由于使用了DPRAM,数据的缓冲区可以开得很大,对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求,应该用同步时序设计成串并之间的转换。比如数据从串行到并行,数据排列顺序是高位在前,可以用下面的编码实现:

  prl_temp<={prl_temp,srl_in};

  其中,prl_temp是并行输出缓存寄存器,srl_in是串行数据输入。

  对于排列顺序有规定的串并转换,可以用case语句判断实现。对于复杂的串并转换,还可以用状态机实现。串并转换的方法比较简单,在此不必赘述。




关键词: 串并转换    

工程师
2020-06-16 10:21:22    评分
2楼

感谢楼主分享 


工程师
2020-07-08 19:02:37    评分
3楼

学习学习


高工
2020-07-11 21:09:38    评分
4楼

这个技巧还不错


工程师
2020-07-13 20:49:06    评分
5楼

思想值得学习


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